vivado中debug怎么调试

Vivado Logic Analyzer的使用 chipscope中，通常有两种方法设置需要捕获的信号。 1.添加cdc文件，然后在网表中寻找并添加信号 2.添加ICON、ILA和VIO的IP Core 第一种方法，代码的修改量小，适当的保留设计的层级和网线名，图形化界面便于找到 需

使用vivado isim仿真的方法和过程如下：

1) 测试平台建立；

a) 在工程管理区点击鼠标右键，d出菜单选择New Source，d出界面； b) 输入文件名，选择Verilog Test Fixture，打钩add to project，单击NEXT；

c) 选择要仿真的文件，点击NEXT；

d) 点击“FINISH”，就生成一个Verilog测试模块。

ISE能自动生成测试平台的完整构架，包括所需信号、端口声明以及模块调用的实现。所需要完成的工作就是initial….end模块中的“//Add stimulus here”后面添加测试向量生成代码。

这里给出示例测试代码，将其添加于//Add stimulus here处

#100

SW = 7

#100

SW = 11

#100

SW = 13

#100

SW = 14

2) 测试平台建立后，在工程管理区将状态设置为“Simulation”；选择要仿真的文件名，

过程管理区就会显示“Isim simlator”；

3) 下拉“Isim simlator”，选择“Simulate Behavioral Model”，单击鼠标右键，现在“Process Properties”可修改仿真远行时间等。

4) 修改后，直接双击“Isim simlator”中的“Simulate Behavioral Model”进行仿真。

检查仿真结果是否达到预期设计目标。

Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。集成的设计环境——Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。

Debug分为3个阶段：

1. 探测信号：在设计中标志想要查看的信号

2. 布局布线：给包含了debug IP的设计布局布线

3. 分析：上板看信号

一 探测信号

探测信号有2种方法一种是直接在HDL源代码中用（*mark_debug = “true”*）标识出要探测的信号 另一种是 在综合过后的网表文件中添加标志。

1 .在HDL源代码中添加标志

然后点击open Synthesized Design

然后点击Tools->Set Up Debug

点击 Next

点击Add/Remove Nets

点击find会出来所有信号。如果需要添加debug的信号，从左边框中选择所需信号，点击按 钮加到右边来。如果需要去除不需要的debug信号，从右边框中选择所需信号，点击按钮就 去除了。选好信号之后，在右下角点击Ok按钮。

在此框中为所有debug信号选择时钟域，选择debug信号，右键选择Select Clock Domain。注意每一个时钟域对应一个单独的ILA 2.0core。

在此框中选择所需时钟，点击ok

点击next

然后继续下面的Implement 流程

点击Save保存修改后的工程

后面像以前一样等工程跑结束。

2.在网表文件中添加标志

网表文件添加标志，第一步也是打开综合后设计。如下图所示

第二步是打开debug窗口

Open synthesized Design之后，有2种方法来标志debug信号

(1) 第一种方法是在Netlist窗口中选择信号，右键点击Mark Debug

(2) 第二种方法是在Tools中选择Setup Debug 推荐使用此方法

然后和前面一样继续跑工程。

二 上板调试

上板的时候选择Open hardware session ,然后Open a new hardware target

选择next

选择next

选择Next

选择FPGA来配置文件

注意移到另一台电脑看debug信号时，必须将debug_nets.ltx 文件和bit文件一起移过去。如下图红框所示

如果需要设置触发条件，选择Windows –>Debug Probes

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