Cadence 17.2版本的区域约束 *** 作步骤

Cadence 是一个大型的EDA软件，可以完成电路设计的方方面面。本文以DSP最小系统为例（参照于博士教程），将区域约束流程Cadence17.2版本上的 *** 作加以总结。

在布线过程中，不同网络的线宽设计有所差异，接地、电源、时钟的默认线宽要宽于其他走线。如图。

当上述网络需要接入到BGA封装的器件时，由于线宽过大，BGA封装的焊盘过密，走线是会造成DRC错误。为了避免这样的DRC报错，可以对类似于BGA封装内部的区域进行特殊的线宽、线距约束，称其为区域约束。这样的约束的结果是在这一特定区域内，有不同于其他区域的线宽线距。也就是说，可以直观的看到原本20MIL的走线进入到约束区域内，变成了8MIL的线宽。

下面是具体的 *** 作步骤。 *** 作分为两步：在约束管理器中设置约束、在电路图中框选区域。

一、 在约束管理器中设置约束（setup-constrains-constraint manager）

1. 线宽的约束（Physical-Region）

① 右键-Create-Region-输入新建的区域规则名称，例如：BGA_REG

② 右键新建的区域约束-Create-Region class-选择需要约束线宽的网络

③ 修改Referenced Physical Cset使其服从新的线宽约束

2. 线距的约束（Spacing-Region）

线距 *** 作同线宽 *** 作

二、 在电路图中框选区域（Option中当前层为constraint region-top）

1. Shape 设置

Shape-rectangular

① 将Active Class and Subclass选择如图的层

② 选择应用的区域

③ 选择BGA_REG

2. 框画应用该规则的区域

以上即为区域规则设置的全部 *** 作，再进行布线 *** 作时，线宽线距就会在shape边框处改变。

1、画shape，加在你需要约束的区域，设置中选择constraint area； 2、给这个shape赋予net_spacing_type，命名XXX(依照你的习惯）； 3、开启constraints manager，在region中添加XXX这个group； 4、设定后面你需要约束的值，完成。 有什么不懂的...

---