罗姆利用自动配置设计用EDA工具提高IC设计效率

相对于实现功能的数字IC，实现特性的模拟IC，因其内部元件的配置及元件间的布线敏感，自动配置设计和自动布线设计一直都认为是很难的。但不仅是数字IC，包括模拟IC在内，尽管电路规模越来越大，但对缩短开发周期的要求也日益严苛。仅靠传统的手工设计，面临破产危机的模拟IC设计部门不在少数。

日本大型模拟IC厂商罗姆，利用自动配置设计用EDA工具及自动布线设计用EDA工具提高了设计效率的成果，由该公司在演讲中披露出来。比如，设计电路块的工作量削减了35％，设计品质也得到提高等。该演讲是在日本绩达特（JEDAT）公司的内部研讨会“JEDAT SoluTIon Seminar 2015”（10月14日在东京、10月16日在大阪举行）上做的。发表演讲的是罗姆公司LSI商品开发本部LSI开发系统部LSI设计课KTC设计组组长的畑佐晋一，畑佐的部门于2008年引进了绩达特的模拟/定制IC设计用EDA“α-SX”。自从使用这款EDA进行网络驱动版图设计以来，一直与绩达特合作，致力于提高模拟IC设计的效率。此次演讲中介绍了在配置、布线、布图规划各工艺上采取的措施。关键是不完全依靠自动设计工具，而采取了一些独特措施。由此充分利用了过去一般认为“不能用于实用设计”的模拟自动设计工具。

从电路图自动提取布局约束

首先是配置。模拟IC的特性强烈依赖于元件的配置，因此电路设计者会在电路图上写入约束信息。过去，布局设计者要看着约束信息，来手动配置元件，配置甫一完成，便目视检查是否违反约束条件。但是，对系统电源IC等大规模芯片采用这种方法，工期会拖得过长。

于是，罗姆建立了一套使用自动配置工具的流程。首先，从电路图自动提取布局约束条件做成数据，并输入绩达特的元件自动配置工具“Amper”中，进行自动配置。配置完成后，作设计检验。由于在其他元件的配置中有可能发生违反约束条件的情况，因此，除原来的DRC（检查是否符合制造规则）、LVS（检查结线是否正确）外，还要看是否满足从电路图提取的约束条件。由此保证了模拟特性，提高了设计品质。

另外，电路图中还有未记入设计约束条件的元件。这些若完全依靠自动配置工具，则往往会发生许多无效空间和布线交叉增多的配置。于是，罗姆对其进行了前处理。比如，指定对同种类、同背栅的元件统一配置、飞线（Ratsnest）的交叉要最小化等。

这样，原来只能用于估算的自动配置结果，“虽说需要手动调整，但却可以作为初期配置使用了。并且，使用输出多种配置结果的功能，可以选择理想的结果。由此，可以获得接近最终形态的配置结果”（畑佐）。

增加前处理和后处理

其次是布线。自动布线工具采用的是绩达特的“Rexsir”。畑佐指出“虽然约束条件严苛、极端的布线实现不了，但希望其他布线能自动设计”。但如果完全依赖工具，得到的会是“杂乱”的布线结果。畑佐表示“整齐美观的布线一直被视作良好设计的证明”。因此，为了去掉布线杂乱之处，罗姆开发出了可对交给Rexsir的数据作修改的前处理用工具和修改Rexir处理结果的后处理用工具。

比如，前处理中，旁边及附近的端子间会在交给Rexsir之前结线。另外，为了能整齐的引出布线，而做了自动布线用的端口。后处理中，使连接到端子上的布线宽度与端子宽度匹配等。

由上述在配置及布线设计工序上，采用加入了自己独特手法的自动化工具，将工作量削减了35％。另外，按照从电路图提取的约束条件进行配置检验，提高了设计品质。

畑佐介绍的第三点是布图规划。在布图规划中，布线区域的估算精度差曾是课题。于是，罗姆从电路图提取约束布线——高阻抗布线和对噪声敏感的布线，在布图规划时显示。并将电路块间的布线混杂度以灰阶显示。这样，使研究布线路径变得更容易。

并且，在布图规划中，决定了使用不指定布线宽度和布线层的“符号布线”。由此，减轻了布线数据，提高了布线工作的效率。通过这些措施，布图规划的工作量削减了15％，在设计品质方面，还可以实现不容易发生噪声干扰的布线设计。
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