采用电荷定标型结构实现12bitADC的设计和仿真_技术

1、 SAR-ADC工作原理

逐次逼近转换器（SAR-ADC）由采样保持、比较器、DAC和数字控制逻辑组成，其工作原理图如图1所示。而数字控制逻辑由逐次逼近寄存器（SAR）和控制逻辑组成。其具体工作过程如下：

●模拟输入先经过采样保持送到比较器的一端，转换开始时，数字控制逻辑将逐次逼近寄存器（SAR）的最高位（MSB）置为1，其余位为0。

●DAC在SAR和控制逻辑的控制下，将Vin《Vref，送入到比较器的另一端，此时Vin和1/2Vref进行，如果Vin》1/2Vref，比较器输出1，则SAR最高位为1，如果Vin《1/2Vref，比较器输出0，SAR最高位输出0。

●以此类推确定到SAR的最低位，完成N位数字码的确定，此时得到的数字量即为模拟输入的二进制代码。

2 、12bitSAR-ADC的设计与仿真

2.1原理设计说明

该设计的12bitADC具有低功耗和高精度的特点。它的原理图如图2。全差分的输入信号经采样开关和电荷定标型DAC阵列后，输入到比较器的两端。比较器的结果输入到SAR控制逻辑（即DAC电平切变电路），SAR控制逻辑可以根据比较器的结果来控制电容DAC阵列的电平切换开关，使DAC阵列的电荷重新分派。因此比较器的输入发生变化，然后在下一个时钟的低电平进行比较，并继续将比较结果送入SAR控制逻辑，之后不断重复。在12个比较周期后，可由SAR的输出得到12位数字结果。此时系统复位，等待下一次比较。

电路图左上角是时序产生电路，由此为ADC提供采样时钟，比较时钟;中间部分是SAR控制逻辑（即DAC电平切变电路）和电容DAC阵列;最右边是理想比较器;左下方是差分输入的正弦信号。

由图中可见，差分输入的正弦信号经采样开关输入到电容DAC阵列中和理想比较器的两端。之后比较器的输出输入到SAR控制逻辑从而控制DAC阵列的电平切换，使比较器的输入发生变化。而数字结果可由SAR控制逻辑输出。

SAR ADC电路的缺点是转换位数较高时，精度容易不足。因此针对12bit的ADC，我们对时序产生电路和SAR DAC模块电路部分进行了创新型设计，从而来提高ADC的转换精度，具体的设计细节将在下面的各电路模块设计予以介绍。

2.2各模块设计说明

2.2.1控制时钟产生电路

如图3所示，控制时钟产生电路由采样时钟CLKS和比较时钟CLKC以及12位移位寄存器级联而成。CLKI的产生原理为：

●当CLKS为1时，CLKC、各CLKi信号均置0，此时系统工作在采样/保持阶段;

●CLKS为0时，此时系统工作在比较阶段，产生12周期CLKC信号，并由CLKC控制移位寄存器的信号传递（上升沿触发），从而产生CLK1-CLK12的控制时钟。

2.2.2DAC电平切变控制电路

DAC电平切变控制电路主要功能是根据比较器的输出结果来控制电容阵列的电平变换。为了更好的实现差值电平的折半比较，本设计采用图4所示的电路结构。

2.2.3电容阵列

为了实现逐次逼近ADC的低功耗DAC，我们选用了电荷定标型结构，同时采用并行二进制加权电容阵结构。考虑到本设计所做的是12bitADC，那么12位DAC就需要4096个单位电容，会占用较大芯片面积同时导致转换速度降低。为了解决上述问题，DAC采用分段电容阵列结构。如图5所示，考虑到桥接电容两端的二进制加权电容阵列位数相等时，整个逐次逼近的ADC总电容最小。因此在高6位与低6位之间用一个桥接电容Cs分隔，同时低四位二进制加权电容阵列还会接一个与单位电容等值的C。采用该种设计可以将电容的数量从4096减少到约128个。因此ADC的速度更快，功耗更小，芯片面积也更小。关于单位电容C的选取，本设计综合考虑减小功耗和抑制噪声的影响，选择单位电容的容值为82.8pf。桥接电容Cs