FPGA通用接口JESD204转换器接口标准详解

随着转换器分辨率和速度的提高，对于效率更高的接口的需求也随之增长。一种新型转换器接口——JESD204——诞生于几年前，其作为转换器接口经过几次版本更新后越来越受瞩目，效率也更高。如今，该接口的使用率正在稳步上升，并且有望成为未来转换器的协议标准。JESD204接口可提供这种高效率，较之其前代CMOS和LVDS产品在速度、尺寸和成本上更有优势。采用JESD204的设计拥有更快的接口带来的好处，能与转换器更快的采样速率同步。此外，引脚数量的减少使得封装尺寸更小且布线数量更少，这些都让电路板更容易设计并且整体系统成本更低。该标准可以方便地调整，从而满足未来需求 这从它已经历的两个版本的变化中即可看出。自从2006年发布以来，JESD204标准经过两次更新，目前版本为B。由于该标准已为更多的转换器供应商、用户以及FPGA制造商所采纳，它被细分并增加了新特性，提高了效率和实施的便利性。此标准即适用于模数转换器(ADC)也适用于数模转换器(DAC)，初步打算作为FPGA的通用接口(也可能用于ASIC)。

 

JESD204——它是什么？

2006年4月，JESD204最初版本发布。该版本描述了转换器和接收器(通常是FPGA或ASIC)之间数Gb的串行数据链路。在JESD204的最初版本中，串行数据链路被定义为一个或多个转换器和接收器之间的单串行通道。图1给出了图形说明。图中的通道代表M个转换器和接收器之间的物
理接口，该接口由采用电流模式逻辑(CML)驱动器和接收器的差分对组成。所示链路是转换器和接收器之间的串行数据链路。帧时钟同时路由至转换器和接收器，并为设备间的JESD204链路提供时钟。

通道数据速率定义为312.5 Mbps与3.125 Gbps之间，源阻抗与负载阻抗定义为100  ±20%。差分电平定义为标称800 mV峰峰值、共模电平范围从0.72 V至1.23 V。该链路利用8b/10b编码，采用嵌入式时钟，这样便无需路由额外的时钟线路，以及相关的高数据速率下传输的数据与额外的时钟信号对齐的复杂性。当JESD204标准开始被使用时，人们开始意识到该标准需要修订以支持多个转换器下的多路、对齐的串行通道，以满足转换器日益增长的速度和分辨率。

这种认识促成了2008年4月份JESD204第一个修订版的发布，即JESD204A。此修订版增加了支持多个转换器下的多路对齐串行通道的能力。该版本所支持的通道数据速率依然为312.5 Mbps至3.125 Gbps，另外还保留了帧时钟和电气接口规范。增加了对多路对齐串行通道的支持，可让高采样速率和高分辨率的转换器达到3.125 Gbps的最高支持数据速率。图2以图形表示JESD204A版本中增加的功能，即支持多通道。

 

虽然最初的JESD204标准和修订后的JESD204A标准在性能上都比老的接口标准要高，它们依然缺少一个关键因素。这一缺少的因素就是链路上串行数据的确定延迟。对于转换器，当接收到信号时，若要正确重建模拟域采样信号，则关键是了解采样信号和其数字表示之间的时序关系(虽然这种情况是针对ADC而言，但DAC的情况类似)。该时序关系受转换器的延迟影响，对于ADC,它定义为输入信号采样边沿的时刻直至转换器输出数字这段时间内的时钟周期数。类似地，对于DAC，延迟定义为数字信号输入DAC的时刻直至模拟输出开始转变这段时间内的时钟周期数。JESD204及JESD204A标准中没有定义可确定性设置转换器延迟和串行数字输入/输出的功能。另外，转换器的速度和分辨率也不断提升。这些因素导致了该标准的第二个版本——JESD204B。

2011年7月，第二版本标准发布，称为JESD204B，即当前版本。修订后的标准中，其中一个重要方面就是加入了实现确定延迟的条款。另外，对数据速率的支持上升到了12.5 Gbps，并分成设备的不同速度等级。此修订版标准使用设备时钟作为主要时钟源，而不是像之前版本那样以帧时钟作为主时钟源。图3表示JESD204B版本中的新增功能。