gatestress测试原理

gatestress测试原理一种测试半导体器件的方法，包括在半导体衬底上方形成测试电路。该测试电路包括电连接到由半导体衬底支撑的一组器件结构的多个互连。用测试电路对每个器件结构进行诸如栅极应力或漏电流测试之类的测试。进行测试后，删除多个互连。根据查询相关资料显示：，br>1、专利中文文献1.晶圆级石墨烯单晶形核控制与快速生长机理研究。

简单来说：AECQ认证是汽车零部件厂商和汽车主机厂进入汽车市场的准入证。类似于合格认证，并非国家强制，但是是行业内必须持有的认证资格。FALABAEC 的历史AEC 是“Automotive Electronics Council：汽车电子协会”的简称。1992 年，GeraldServais 会见了 Jerry Jennings(克莱斯勒)，谈话内容包括在电子零件资格认证领域遇到的一些共同困难，提到了共同资格规格的概念，认为这是改善这种情况的一种可能办法。在随后的 JEDEC 会议上，Servais 讨论了与 Robert Knoell(福特)的这种可能的合作。这些初步讨论表明，这一概念可能是可行的。Knoell 先生和他的老板 EarlFischer 讨论了这个想法，并于 1993年 1 月在 DelcoElectronics 召开了一次会议。在这次会议上，讨论了各公司采用的各种资格认证办法。它决定，共同资格规格的想法是可行的，并开始工作的Q 100(集成电路的压力测试资格)不久。在开发 Q 100 期间，主要的 IC 供应商有机会对该文件进行评论。在 1994 年 6 月于丹佛举行的一次会议上，向我们所有的 IC 供应商提交了最初的版本 AECQ100。AEC Founders from L-R Earl Fischer (Ford)，Gerald Servais (Delco Electronics - GM)，Jerry Jennings(Chrysler)，Robert Knoell (Ford)AEC-Q 认证的概念克莱斯勒、福特和通用汽车为建立一套通用的零件资质及质量系统标准而设立了汽车电子委员会(AEC)，是主要汽车制造商与美国的主要部件制造商汇聚一起成立的、以车载电子部件的可靠性以及认定标准的规格化为目的的团体，AEC建立了质量控制的标准。同时，由于符合 AEC 规范的零部件均可被上述三家车厂同时采用，促进了零部件制造商交换其产品特性数据的意愿，并推动了汽车零件通用性的实施，为汽车零部件市场的快速成长打下基础。主要的汽车电子成员有：Autoliv（奥托立夫）, Continental（大陆）, Delphi（德尔福）, Johnson Controls（江森自控） 和 Visteon（伟世通）。要进入车辆领域，打入各一级汽车电子大厂供应链，必须取得两张门票，一张是由北美汽车产业所推的 AEC-Q100(集成电路 IC)、AEC-Q101(离散组件)、AEC-Q102(离散光电 LED)、AEC-Q104(多芯片组件)、AEC-Q200(被动组件)可靠性标准；第二张则要符合零失效(Zero Defect)的供应链质量管理标准 ISO/IATF16949 规范(Quality Management System)。如果产品通过 AECQ 认证,那么可以说是能取得车厂的敲门砖。不仅能提高产品自身的质量，还能帮助拓展汽车行业市场。作为车规验证标准，包括 AEC-Q100(主动元件)、AEC-Q101(离散半导体)与AEC-Q200(被动元件)三份标准，其中 AEC-Q100 是 AEC 的第一个标准。AEC-Q100于 1994 年 6 月首次发表，经过了十多年的发展，AEC-Q100 已经成为汽车电子系统的通用标准。其中汽车电子元器件来说 AEC-Q100 是最常见的应力测试(StressTest)认证规范。AEC 在 AEC-Q100 之后又陆续制定了针对离散组件的 AEC-Q101和针对被动组件的 AEC-Q200 等规范，以及 AEC-Q001/Q002/Q003/Q004 等指导性原则。华碧实验室将以下规范列出供大家参考使用：AEC-Q100Rev-G base: 集成电路的应力测试AEC-Q100-001 邦线切应力测试AEC-Q100-002 人体模式静电放电测试AEC-Q100-003 机械模式静电放电测试AEC-Q100-004 集成电路闩锁效应测试AEC-Q100-005 可写可擦除的永久性记忆的耐久性、数据保持及工作寿命的测试AEC-Q100-006 热电效应引起的寄生闸极漏电流测试AEC-Q100-007 故障仿真和测试等级AEC-Q100-008 早期寿命失效率（ELFR）AEC-Q100-009 电分配的评估AEC-Q100-010 锡球剪切测试AEC-Q100-011 带电器件模式的静电放电测试AEC-Q100-012 12V 系统灵敏功率设备的短路可靠性描述AEC - Q101 Rev - C: 分立半导体元件的应力测试标准（包含测试方法）AEC - Q101-001 - Rev-A: 人体模式静电放电测试AEC - Q101-002 - Rev-A: 机械模式静电放电测试AEC - Q101-003 - Rev-A: 邦线切应力测试AEC - Q101-004 - Rev-: 同步性测试方法AEC - Q101-005 - Rev-A: 带电器件模式的静电放电测试AEC - Q101-006 - Rev-: 12V 系统灵敏功率设备的短路可靠性描述AEC - Q200 Rev - C: 半导体被动元件的应力测试标准（包含测试方法）AEC - Q200-001 - Rev-A: 阻燃性能测试AEC - Q200-002 - Rev-A: 人体模式静电放电测试AEC - Q200-003 - Rev-A: 断裂强度测试AEC - Q200-004 - Rev-: 自恢复保险丝测量程序AEC - Q200-005 - Rev-: PCB 板弯曲/端子邦线应力测试AEC - Q200-006 - Rev-: 端子应力（贴片元件）/切应力测试AEC - Q200-007 - Rev-: 电压浪涌测试华碧实验室多年来致力于 AEC-Q 系列认证服务，始终以专业、精准、快速、的全面品质保障，为客户制胜市场保驾护航。凭借业内 500 余名技术人员,1200余台专业仪器，以精进的品质控制手段，打造创新和定制的保障、测试、检验和认证解决方案，为客户的运营和供应链带来全方位的安心保障。

外延(Epitaxy, 简称Epi)工艺是指在单晶衬底上生长一层跟衬底具有相同晶格排列的单晶材料，外延层可以是同质外延层(Si/Si)，也可以是异质外延层(SiGe/Si 或SiC/Si等)；同样实现外延生长也有很多方法，包括分子束外延(MBE)，超高真空化学气相沉积(UHV/CVD)，常压及减压外延(ATM &RP Epi)等等。本文仅介绍广泛应用于半导体集成电路生产中衬底为硅材料的硅(Si)和锗硅(SiGe)外延工艺。根据生长方法可以将外延工艺分为两大类(表1)：全外延(Blanket Epi)和选择性外延(Selective Epi, 简称SEG)。工艺气体中常用三种含硅气体源：硅烷(SiH4)，二氯硅烷(SiH2Cl2, 简称DCS) 和三氯硅烷(SiHCl3, 简称TCS)；某些特殊外延工艺中还要用到含Ge和C的气体锗烷(GeH4)和甲基硅烷(SiH3CH3)；选择性外延工艺中还需要用到刻蚀性气体氯化氢(HCl)，反应中的载气一般选用氢气(H2)。 外延选择性的实现一般通过调节外延沉积和原位(in-situ)刻蚀的相对速率大小来实现，所用气体一般为含氯(Cl)的硅源气体DCS，利用反应中Cl原子在硅表面的吸附小于氧化物或者氮化物来实现外延生长的选择性；由于SiH4不含Cl原子而且活化能低，一般仅应用于低温全外延工艺；而另外一种常用硅源TCS蒸气压低，在常温下呈液态，需要通过H2鼓泡来导入反应腔，但价格相对便宜，常利用其快速的生长率（可达到5 um/min）来生长比较厚的硅外延层，这在硅外延片生产中得到了广泛的应用。IV族元素中Ge的晶格常数(5.646A与Si的晶格常数(5.431A差别最小，这使得SiGe与Si工艺易集成。在单晶Si中引入Ge形成的SiGe单晶层可以降低带隙宽度，增大晶体管的特征截止频率fT(cut-off frequency)，这使得它在无线及光通信高频器件方面应用十分广泛；另外在先进的CMOS集成电路工艺中还会利用Ge跟Si的晶格常数失配(4%)引入的晶格应力来提高电子或者空穴的迁移率(mobility)，从而增大器件的工作饱和电流以及响应速度，这正成为各国半导体集成电路工艺研究中的热点。由于本征硅的导电性能很差，其电阻率一般在200ohm-cm以上，通常在外延生长的同时还需要掺入杂质气体(dopant)来满足一定的器件电学性能。杂质气体可以分为N型和P型两类：常用N型杂质气体包括磷烷(PH3)和砷烷(AsH3)，而P型则主要是硼烷(B2H6)。硅及锗硅外延工艺在现代集成电路制造中应用十分广泛，概括起来主要包括：1．硅衬底外延：硅片制造中为了提高硅片的品质通常在硅片上外延一层纯净度更高的本征硅；或者在高搀杂硅衬底上生长外延层以防止器件的闩锁（latch up）效应。2．异质结双极晶体管（Hetero-junction Bipolar Transistor,简称HBT)基区(base)异质结SiGe外延(图1)：其原理是在基区掺入Ge组分，通过减小能带宽度,从而使基区少子从发射区到基区跨越的势垒高度降低，从而提高发射效率γ, 因而，很大程度上提高了电流放大系数β。在满足一定的放大系数的前提下，基区可以重掺杂，并且可以做得较薄，这样就减少了载流子的基区渡越时间，从而提高器件的截止频率fT (Cut-Off Frequency)，这正是异质结在超高速，超高频器件中的优势所在。 3．CMOS源(source)漏(drain)区选择性Si/SiGe外延：进入90nm工艺时代后，随着集成电路器件尺寸的大幅度减小，源漏极的结深越来越浅，需要采用选择性外延技术 (SEG)以增厚源漏极(elevated source/drain)来作为后续硅化(silicide)反应的牺牲层(sacrificial layer) (图2)，从而降低串联电阻，有报道称这项技术导致了饱和电流(Idsat)有15％的增加。 而对于正在研发中的65/45nm技术工艺，有人采用对PMOS源漏极刻蚀后外延SiGe层来引入对沟道的压应力(compressive stress) (图3)，以提高空穴(hole)的迁移率(mobility)，据报道称实现了饱和电流(Idsat)35％的增加。 应变硅(strain silicon)外延：在松弛(relaxed)的SiGe层上面外延一层单晶Si，由于Si跟SiGe晶格常数失配而导致Si单晶层受到下面SiGe层的拉伸应力(tensile stress)而使得电子的迁移率(mobility)得到提升(图4)，这就使得NMOS在保持器件尺寸不变的情况下饱和电流(Idsat)得到增大，而Idsat的增大意味着器件响应速度的提高，这项技术正成为各国研究热点。一般而言，一项完整的外延工艺包括3个环节：首先，根据需要实现的工艺结果对硅片进行预处理，包括去除表面的自然氧化层及硅片表面的杂质，对于重搀杂衬底硅片则必须考虑是否需要背封(backseal)以减少后续外延生长过程中的自搀杂。然后在外延工艺过程中需要对程式进行优化，如今先进的外延设备一般为单片反应腔，能在100秒之内将硅片加热到1100℃以上，利用先进的温度探测装置能将工艺温度偏差控制在2度以内，反应气体则可通过质量流量计(MFC)来使得流量得到精准控制。在进行外延沉积之前一般都需要H2烘烤(bake)这一步，其目的在于原位(in-situ)去除硅片表面的自然氧化层和其他杂质，为后续的外延沉积准备出洁净的硅表面状态。 最后在外延工艺完成以后需要对性能指标进行评估，简单的性能指标包括外延层厚度和电特性参数, 片内厚度及电特性均匀度(uniformity)，片与片间的重复性(repeatability)，杂质颗粒(particle)数目以及污染(contamination)；在工业生产中经常要求片内膜厚及电性的均匀度<1.5%(1σ)，对硅片厂家来说经常还要考查外延层的扩展电阻率曲线(SRP)以确定是否有污染存在及污染物杂质的量。特别地，对于SiGe工艺我们经常还需要测量Ge的含量及其深度分布，对于有搀杂的工艺我们还需要知道搀杂原子的含量及深度分布。另外晶格缺陷(defect)也是我们必须考虑的问题，一般而言，常常出现的有四种缺陷，包括薄雾(haze)，滑移线(slip line), 堆跺层错(stacking fault) 和穿刺(spike)，这些缺陷的存在对器件性能有很大影响，可以导致器件漏电流增大甚至器件完全失效而成为致命缺陷(killer effect)。一般来讲消除这些缺陷的办法是检查反应腔体漏率是否足够低(<1mTorr/min)，片内工艺温度分布是否均匀，承载硅片的基座或准备的硅片表面是否洁净、平坦等。经过外延层性能指标检测以后我们还需要对外延工艺进一步优化，以满足特定器件的工艺要求。硅衬底外延：硅片制造中为了提高硅片的品质通常在硅片上外延一层纯净度更高的本征硅；或者在高搀杂硅衬底上生长外延层以防止器件的闩锁（latch up）效应。

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