美国国家半导体高集成度 LVDS 电信产品技术营销经理 Stephen Kempainen 表示：「美国国家半导体的全新 Utopia-LVDS 桥接芯片不但可提高端口的密度及系统性能，而且又可降低系统结构的每端口成本。美国国家半导体的 LVDS 串联器及解串器技术适用于电信接入系统，其优点是可以精简链路协议功能的设计，而 Utopia-LVDS 桥接芯片是一系列采用这种串联/解串技术的总线控制器的首款产品。四路 Utopia 桥接器是下一款即将推出的总线控制器芯片。这款芯片不但成本低廉，而且性能卓越，可支持任何长度的信息包，是厂商客户乐意采用的产品。」
美国国家半导体新推出的 DS92UT16 Utopia-LVDS 桥接器专为全面支持双向 Utopia 有效载量而设计，可传送流程控制数据，支持 64 字节扩展储存单元，以及利用 LVDS 链路支持嵌入式通信通道。由于这款桥接器可支持储存单元及内置式地址译码，因此可为高达 248 个物理层 (PHY) 端口寻址，以便加强系统性能。此外，这款芯片还设有其它的功能特色如更快的串行位传输率、高密度 xDSL 线路卡支持以及内置串联可靠性功能。对于专门生产电信产品的 OEM 厂商来说，DS92UT16 芯片是一款最理想而又容易使用的解决方案，因为这款芯片可确保他们的产品无论在功能、性能及价格等方面均更具竞争优势。
Utopia Level 2 总线在许多电信接入集线器系统之中均扮演一个关键的角色。由于 Utopia Level 2 总线的功能特别多样化，因此可确保存取系统能以 1 Mbps 至 622 Mbps 的速率传送数据。预计在 2003 年年底前，DSL 接入多任务器 (DSLAM) 芯片市场的销售额将超过 5.3 亿美元。目前消费者对高速上网设备的需求不断增加，新一代可支持数据串流的影音设备不断推陈出新，而可传输语音、视频及数据的服务也不断推出，这几股力量正推动 DSL 存取多任务器市场飞跃发展。
Utopia 总线是异步传输模式 (ATM) 链路与物理层 (PHY) 芯片之间的标准接口。美国国家半导体的 Utopia-LVDS 桥接器可将 56 信号 Utopia Level 2 总线串联及解串，有助精简电路板上物理层芯片与 ATM 层芯片之间的线路互连，以便底板或电缆的双向总线可以采用两条差分线路连接另一 DS92UT16 收发器，以便完成桥接功能。由于 DS92UT16 Utopia-LVDS 桥接器可支持高达 1.66 Gbps 的数据传输量，因此可将 Utopia 总线的连接范围扩大至包括低功率、低电磁干扰的 LVDS 接口。
将 Utopia Level 2 总线串联一起可减少电信系统线路卡与集线卡之间出现背极布线及电缆偏斜 (skew) 的问题，有助大幅节省电路板空间，以及缩小连接器与电缆的体积，使系统的整体成本可以大幅削减。此外，将 Utopia 总线串联一起也可提高系统的可靠性。DS92UT16 芯片设有全面冗余的主要及备用串行线路、内置自我测试 (BIST) 以及性能监测功能。性能监测功能可以在数据传输进行时检测及汇报误码率。较少连接器及管脚也有助提高系统的可靠性，换言之，印刷电路板出现故障的机会也会较少。
Utopia 简介
Utopia 是采用异步传输模式 (ATM) 的通用测试及 *** 作物理层接口 (Universal Test and Operations PHY Interface for ATM)，而 Utopia 是其英文缩写。ATM 论坛技术委员会 (ATM-Forum Technical Committee) 在一九九五年指定选用 Utopia Level 2 总线为 ATM 层 (数据链路) 与 ATM 物理层芯片之间的标准接口。标准的 Level 2 总线可支持 622 Mbps 的数据传输速度，而 Utopia Level 2 标准则可支持多达 31 颗物理层芯片 (从属) 及一颗 ATM 层芯片 (主控)。
价格、封装及供货情况
美国国家半导体的 DS92UT16 Utopia-LVDS 桥接芯片采用 196 管脚 BGA 封装，采购以 1,000 颗为单位，每颗售价为 39.88 美元，已有现货供应。
美国国家半导体公司简介
4G改变生活，5G改变 社会 ，只是这个改变并没那么容易。
2020年是ITU所定义的全球5G商用元年，而中国则还要早一年。据中国信息通信研究院，2021年1 4月国内5G手机出货量为9126.7万部，占市场总体的72.7%，同比增长38.4%。这在一定程度上反映了5G通信在个人用户层面的推进速度。
但5G不止于手机，在万物互联时代，必须提前搭建好一条条高速路，5G因此无可争议地成为新基建之首。相比4G，5G在初始阶段就明确规划了三大应用场景：增强移动宽带，其峰值速率将是4G网络的10倍以上；海量机器通信，将实现从消费到生产的全环节、从人到物的全场景覆盖；超高可靠低时延通信，通信响应速度将降至毫秒级。
由此衍生出的针对各个垂直行业应用的美好畅想就像一部科幻小说，而支撑这部小说实现的前提则是一座座看上去并不那么浪漫的高耸的基站。
5G基站建设新变化
一切美好前程，道路总会曲折波澜。在行业内，5G基站的短板被调侃为“覆盖、成本、功耗三个3”，即3倍成本、3倍功耗、1/3覆盖。对此，德州仪器（TI）杰出技术专家Wenjing分析，部分原因是由于5G MM高频高性能，采用Massive MIMO技术, 需要32通道、64通道等多通道架构，硬件通道数的上升直接导致成本、功耗、体积指标呈指数级上升。运营商迫切需要 大幅降低建站成本和运营成本，因此对芯片的集成度、功耗及成本提出了更高的要求。
TI是最早参与中国5G建设的半导体厂商之一，据德州仪器中国大客户区域销售经理Vic介绍，放眼全球，中国的5G建设走在前列，截至2020年，中国已布局了70多万个5G基站，完成了一些重点城市的大容量覆盖。2021年计划建设84万个，完成更广域的布局， 重点转向700MHz 4T4R 组网 。 通过更先进的工艺节点、更创新的设计架构、更大规模的集成度，TI一直力求实现高集成、低功耗、低成本的目标。事实上，TI每一代产品都会通过工艺演进/设计架构的创新，实现同等规模下，功耗30%左右的改善。
不断精进的架构
RRU单元作为无线通信的最后一环、最关键设备，犹如空中的一座桥，保证了信息的精准、实时送达。虽然射频前端只是5G基站中的管道，真正的大脑是ASIC/FPGA等处理器，但如果没有 健康 的管道为大脑输送养分和数据，人体就无法执行正常的活动。RRU的射频信号处理与调制就如人体内的血管和神经一样复杂，射频前端是RRU中极具挑战、又至关重要的领域。
在传统超外差系统中，接收器在RF频率上接收到信号后，会将信号下变频为较低的中频（IF），在此将其数字化、滤波然后解调，RF前端要进行复杂的信号链处理。而随着ADC、DAC转换器技术的进步，可以将模拟变频转化为数字直接变频，从而省略中频环节，使得射频直采收发信机的整体硬件设计简单许多，因此外形尺寸更小、设计成本更低。“将传统离散式超外差系统中的分离ADC、DAC、调制器、解调器、Serdes、时钟、DVGA等各个功能模块，集成到一颗芯片中，为5G Massive MIMO多通道架构实现提供了物理的可能性。” Wenjing认为这个创新对于未来可能会达到上百通道数的Massive MIMO来说至为关键。
高集成度给用户带来的改变是巨大的，随着通道数不断增加，吞吐量增加，但RRU整体模块尺寸却仅有小幅增加。
以TI的AFE7920为例，是4T4R2F（4发4收2反馈路径）射频直采架构双频段收发器，发射链路主要由最高采样速率为12GSPS 的RFDAC组成，支持第一/第二Nyquist 模式，接收和反馈链路主要由最高采样速率3GSPS的 RFADC组成；收发链路支持独立DSA增益控制，8对29.5 GSPS Serdes与主机互联，集成低频输入的在板高频时钟。该产品相对于上一代产品，功耗降低了30%。
美好的数字射频直采
TI在模拟/数字混合射频信号领域具有多年积累，AFE7920正是基于TI的丰富经验所开发出的数字射频直采芯片，相较于纯模拟集成具有诸多优势。
首先，通常运营商在sub 6GHz频段有最高400MHz的瞬时带宽要求，在毫米波频段有至少400MHz/800MHz的瞬时带宽要求。TI的收发器可支持到最宽800MHz带宽，满足全部Sub 6GHz及部分毫米波的应用需求。
其次， 全场景支持使平台归一化成为可能。 5G基站的形态相对于4G更加丰富，包括宏站、小站、Massive MIMO等。同一颗芯片可以支持不同的基站形态，从而使客户降低开发成本，更快地在市场上推出产品。
同时还支持混模模式。一个4T4R的单模芯片劈裂为两个独立的2T2R承载不同的频段，实现单芯片混模场景。例如2T2R TDD+2T2R FDD等。更进一步，射频直采架构的超高采样率使得双频段的数字拉远成为可能，从而实现通道级的双频段发射和接收，例如宏站场景下的1.8GHz+2.1GHz 双频段应用（从ASIC/FPGA，分别接收1.8GHz和2.1GHz的基带信号，在芯片内部实现数字合路，最后通过同一发射通道进行双频段的发射，接收即为其的反向 *** 作），两个频段的射频拉远距离可以达到3GHz，满足客户不同方面的需求。
此外，数字射频直采技术无需镜像和本振校准，简化了整个系统的开发，同时提供芯片自检报警机制，及天线校准、绿色节能等系统功能的灵活设定。
Wenjing强调，对于Massive MIMO和波束成形等技术而言，虽然重要的都是算法，射频直采技术只是为算法提供硬件实现。但如果没有高集成及通道间高度协同的芯片，Massive MIMO等新一代天线技术只会是纸上谈兵。
5G看中国，射频直采收发信机看TI
据悉，2017年中国第一代4G的MIMO基站就采用了TI的4T4R射频直采芯片，而中国第一代5G基站也采用了TI的射频信号链解决方案。值得一提的是，这一系列产品需求，很多都是来自中国客户，Wenjing参与并主导了产品定义。这也是TI与其竞争对手的不同之处，即5G产品定义的重心放在中国，更贴近中国客户的需求，这也是TI深耕中国35年的体现之一。
TI在中国 5G基站 建设中发挥了极其重要的作用，跨越2G/3G/4G/5G网络，囊括宏站、Massive MIMO、小站等多种站型。而且TI还在不断改进产品，支持更多的通道，更大的带宽和更低的功耗，以满足客户不断更新的需求。TI 最新发布的AFE8092 8T8R射频直采多频段收发信机在AFE7920的基础上进一步的通过架构革新，在集成度提高的同时，再次实现了同等场景下功耗的30%下降。相比于4T4R的产品，可以更好地满足Massive MIMO所需。
为了应对复杂的5G通信架构，有源天线系统的演进速度远超以往。包括需要减小信号链大小，降低复杂性，同时提供宽带宽和多个频率；可在高环境温度下工作的高密度电源管理；以及通过基于分组的前传接口实现网络同步。TI除了高集成的模拟前端之外，还提供包括电源、时钟、MCU、放大器、接口等，从而实现全系统解决方案。
不久前，工业和信息化部网站上公布了《5G应用“扬帆”行动计划（2021-2023年）》并正式征求意见，目标到2023年，我国5G应用发展水平显著提升，综合实力持续增强；5G个人用户普及率超过40%，用户数超过5.6亿；5G网络接入流量占比超50%，5G网络使用效率明显提高；5G物联网终端用户数年均增长率超200%。
5G基站是新型信息基础设施的基石，TI拥有品类齐全的模拟和嵌入式处理系列产品，强大的本地制造研发能力、遍布全国的产品分销及销售网络，帮助中国客户实现更低延迟和更高数据速率的5G系统，促进更多创新应用，赋能中国新基建。TI植根中国35年，始终如一，同中国客户一起迎接未来挑战。
集成电路很小，“心”的天地可以更大。
The FPGA and SerDes we use cost about $40, a about third of the cost for the cheapest Xilinx Virtex-II Pro series FPGA necessary for implementing a system as in [11]. Using this hardware we currently achieve event rates that are about three to four times faster than in [11].我们使用FPGA和SerDes花费了40美元,大约三分之一的成本便宜Virtex-II箴系列必要讲师生动FPGA来实现一个系统[11]。目前我们使用这个硬件,实现事件发生率大约三到四倍于[11]。
Such a Serializer-Deserializer locally receives data on a parallel bus and then sends it over a serial output at a multiple of the parallel interface speed and vice versa for the serial receive path. The parallel interface is usually used for on-board, the serial for off-board communication.
这样一个Serializer-Deserializer局部接收数据并行总线上,然后将它超过一个串行输出在多个平行界面速度,反之亦然,接受路径。系列并行接口是通常用于车载、系列为沟通。严禁进行场外
• In the approach described in [11], the receiver simply drops events if it is not ready to receive them. We implemented a flow-control scheme that ensures that all events reach its destination. In case the receiver is currently unable to receive an event because it does not have the necessary receive buffer space available, it can tell the sender to stop until space is available.
•在方法[11]中描述,话筒事件只是下降,如果它不是随时要接受他们。我们实行了流量控制的方案,以确保所有的事件到达目的地。如果接收器是目前无法接受一个事件,因为它没有必要的接收缓冲区的可用空间,它就会告诉发件人停止,除非空间是可用的。
• The FPGA package type chosen allow for in-house assembly and repair as opposed to the ball-grid-array package used in
•FPGA包装类型选择允许内部组装与维护与ball-grid-array包装用于
[11].
[11]。
1) SerDes - TI TLK2501 / TLK3101: The SerDes we can use on our system is either the TLK2501 or the TLK3101 from Texas
1)SerDes -钛TLK2501 / TLK3101:SerDes我们可以用在我们的系统里,无论是从德州TLK3101 TLK2501或
Instruments. The TLK2501 supports up to 2.5Gbit/s, the TLK3101
仪器。TLK2501高达2.5的支持Gbit / s,TLK3101
supports up to 3.125Gbit/s, and has on-chip termination resistors. As terminating the differential traces correctly is not a trivial layout task, it is easier to achieve working PCB layouts with the TLK3101. Our system both supports the TLK2501 and the TLK3101 as an assembly option. We alsosuccessfully achieved mixed setups where TLK2501 and TLK3101 are communicating with each other at 2.5Gbit/s.
支持多达3.125 Gbit / s,单片终端电阻。作为终止微分痕迹不是一个微不足道的正确布置的任务,但它更容易实现的TLK3101 PCB布局和工作。我们的系统都TLK3101 TLK2501和支持其装配成的选择。我们alsosuccessfully取得的地方,TLK3101设置TLK2501和彼此之间的沟通是2.5 Gbit /秒。
On the parallel side of the SerDes these chips have a 16bit transmit and a 16bit receive bus. They use 8bit/10bit coding and are also otherwise very similar to the Rocket IOs used in [11]. With the 16bit word length and the 8bit/10bit coding the SerDes parallel interfaces run at 1/20 of the serial speed.
在平行边的SerDes这些芯片是一种16位传送和一种16位接受公共汽车。他们使用8位/ 10位编码,否则会很类似于火箭网路作业系统用于[11]。与16位字长和8位/ 10位并行接口编码的SerDes运行在1/20的串行速度。
2) Cables &Connector Pin-Out: We are using Serial ATA con¬nectors and cables to create Serial AER connections between our boards in multi-chip experimental setups. The connectors have seven pins, two differential pairs and three ground pins. With a SATA cable connecting boards A and B, we use the first differential pair of the cable to transmit serial AER data from the SerDes on A to the SerDes on B. The second differential pair is used to feed back a flow-control.
2)电缆和连接器线图:我们使用串行ATA¬nectors欺诈和电缆连接串行正在创造我们multi-chip板实验装备上。连接器有七针、两个微分对子和三个地面针。与一个SATA电缆连接板a和B,我们使用第一微分对电缆传输的数据序列正在SerDes在对SerDes在2第二微分一对是用来饲养回流量控制的。
signal from the FPGA on B to the FPGA on A.
信号从FPGA在FPGA上B。
On the connector pins 2/3 are SerialAER+/-, pins 5/6 are FlowControl+/-. The remaining pins are the shielding, which we simply left unconnected on both sides, thus having a floating shield.
在插脚SerialAER 2/3是+ / -、别针5/6的FlowControl + / -。剩下的销屏蔽,我们不只是离开两边,因此在一个浮动的盾牌。
3) AC Coupling: We decided to used AC coupled instead of the simpler DC coupled serial links. With AC coupled links there is no common ground reference over all the boards in a system. This eliminates board-to-board ground-bounce problems, and also reduces line frequency injection.
3)交流耦合:我们决定使用而不是交流耦合相对简单的直流耦合串行链路。与AC耦合环节没有共同点参考全板系统。这就消除了围绕着板对板ground-bounce问题,同时减少电源频率注射液的热原检查。
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