半导体芯片制造有哪些工艺流程，会用到那些设备，这些设备的生产商有哪些？

主要是对硅晶片（Si

wafer）的一系列处理

1、清洗

->

2、在晶片上铺一层所需要的半导体

->

3、加上掩膜

->

4、把不要的部分腐蚀掉

->

5、清洗

重复2到5就可以得到所需要的芯片了

Cleaning

->

Deposition

->

Mask

Deposition

->

Etching

->

Cleaning

1、中的清洗过程中会用到硝酸，氢氟酸等酸，用于清洗有机物和无机物的污染

其中Deposition过程可能会用到多种器材，比如HELIOS等~

Mask

Deposition过程中需要很多器材，包括Spinner，Hot

plate，EVG等等~

根据材料不同或者需要的工艺精度不同，Etching也分很多器材，可以使用专门的液体做Wet

etch，或者用离子做Plasma

Etching等

最后一部的Cleaning一般是用Develpoer洗掉之前覆盖的掩模~

多数器材都是Oxford

Instruments出的

具体建议你去多看看相关的英文书，这里说不清楚。。

三星在今天凌晨举办了新闻发布会，公布了旗下最新的工艺制程路线图，在新的路线图中，三星希望能够在2020年推进4nm工艺制程，显得野心勃勃。

三星公布最新半导体工艺路线图：2020年推进4nm！

“我们的路线图充满希望和野心，因为三星不单单只是计划这些新的工艺制程，而是在这些时间点上真的能够实现预定的计划”三星市场高级总监Kelvin Low如此说道。

三星公布最新半导体工艺路线图：2020年推进4nm！

根据三星的计划，在未来三年内也就是2017年至2020年，三星半导体的工艺制程将一步一个脚步的前进。比如今年试产8nm工艺，2018年量产7nm工艺，2019年则成功研发6nm以及5nm工艺，至于2020年，三星希望直接将工艺制程推进至4nm。

目前三星还称自己的晶圆厂所使用的光刻机已经可以达到每天1000片晶圆的产量，而未来三星希望将产量提升50%至1500片。同时三星还宣布将会在2018年引进最先进的EUV光刻机加入到晶圆的制造中来。

姓名：李沈轩    学号：20181214373    学院：广研院

【原文链接】 7nm 制程工艺到底指什么？ - 知乎 (zhihu.com)

【嵌牛导读】本文介绍了什么是7nm制程工艺

【嵌牛鼻子】7nm制程工艺

【嵌牛提问】7nm 制程工艺到底指什么？

【嵌牛正文】

随着消费电子产品市场的火热，就算是科技小白，对于7nm 制程工艺这个词也是有所耳闻的，那么7nm 制程工艺到底指的是什么呢 ？

学过半导体器件物理或者微电子相关专业的同学，应该知道，几nm 工艺制程指的是MOS 晶体管的源和漏的距离，也就是Gate Length

Gate Length 确实是决定MOSFET 的关键尺寸，制程节点以0.7倍的速度减小，单位面积芯片上晶体管数量以2倍的速度增加。下图中可以看到Gate length的缩小进程，1990年以前Gate length 的减小几乎完全线性，1990年以后减小速度更快，0.72x/gen, 并且不再完全线性。

所以，用Gate length 来定义制程工艺节点是合理的也是有意义的，那么制程节点命名和实际Gate length 真的是一致的吗？

答案并不是，从0.35um 制程工艺以后，制程工艺节点和Gate length 以及half pitch 就已经不再完全相符，只是工艺节点和Gate length 都是同步的减小，晶体管的密度同步的增加，而且Gate length 一直都比工艺节点小，所以认为工艺节点的减小就是Gate length 的减小也是可以的，工艺节点可以很好地用来衡量工艺的先进程度。

但是，这种状况在22nm 以下制程时开始变得眼花缭乱，由于3D立体结构FINFET的出现以及各厂商的营销宣传，英特尔以外的厂商在工艺制程的命名上用尽心机，三星和台积电也就是在此时完成了名义上对英特尔的超越。

例如在14nm 工艺节点上，英特尔的14nm比其他厂商的14nm/16nm 在任何维度上都要优越不少，但是并不妨碍其他厂商在商业上取得巨大回报，尝到甜头后的其他厂商在后续工艺节点命名宣传上愈发不可收拾，工艺制程节点开始失去其应有的意义。

面对这种混乱状况，时任英特尔工艺架构和集成总监的Mark Bohr 还一度公开为自家产品打抱不平，声称英特尔10nm工艺的栅极间距是54nm，是同时代10nm最强。

此外，他还发表了一篇名为“让我们清理半导体工艺命名的混乱”的文章。在这篇文章中，Bohr直指业界在半导体工艺命名上的混乱状态，并给出了一个衡量半导体工艺水平的公式。显然，这里针对的就是三星和台积电。

由于制程工艺衡量的混乱，各厂商工艺制程数字已经不能完全衡量制程水平了，也就有了各种不同工艺制程间性能的争议的口水战：

突破常理?研发4年,英特尔的10nm芯片工艺,比台积电的7nm还要强www.baidu.com

在这场争端中，台积电和三星确实有些胜之不武，但是凭借在营销和研发上的双双发力，在后续的先进制程工艺水平上还是完成了对英特尔的实际反超，英特尔也收获了“牙膏厂”的称号。

至此，关于工艺制程的命名有了一个比较明确的定义：

The term " ？ nm" is simply a commercial name for a generation of a certain size and its technology, as opposed to gate length or half pitch.

也就是“几nm”制程工艺仅仅只是一个代表某种特定尺寸和技术的商业名称，并不指代实际的 Gate length 或者 half pitch。

类似于中国白酒行业的年份酒，比如5年、10年、30年这样的年份标注，并不是真实窖藏时间，只是一种标识。

FINFET 让晶体管从平面转向了3D立体结构，也就需要更多的参数来衡量晶体管的特征尺寸。

比如 Fin 的高度，Fin 的宽度，Fin 间距 （Fin Pitch），Gate length，Gate width

此外，业界对于工艺节点的描述又用到了两个特征尺寸，Gate pitch（栅极间距）和Interconnect pitch（内连接间距，最小金属间距MMP，M1 pitch，即第一个金属层的pitch 尺寸，第一个金属层是金属层中尺寸最小的），这两个尺寸围成的方框可以用来衡量一个晶体管的面积（但是方框区域并非就是一个晶体管区域面积），方框面积越小，晶体管的密度也就可以做得越高。

比如上图中，台积电的7nm 制程工艺，Gate pitch 是57nm，Interconnect pitch 是40nm不难注意到，英特尔的10nm 制程工艺的 Gate pitch/ Interconnect pitch和台积电的7nm 工艺是差不多的，这也是最终两者的晶体管密度和性能差不多的原因。所以台积电的7nm 制程和英特尔的10nm 制程其实是对等的产品，而不是两代产品的差异，由于命名的差异让台积电的7nm 工艺更加引人瞩目。

下图是 Gate Pitch 和Metal pitch 的示意图，Metal pitch的大小并不是一个完整晶体管的实际高度。

了解完7nm 制程的特征尺寸，看起来其实7nm 制程工艺并没有我们想象的那么小，甚至和7nm这个长度完全没有什么关系，那么7nm 制程工艺的晶体管中就没有特征尺寸在7nm 左右的位置吗？

答案是：还真有。

以下是各厂商7nm 制程工艺的特征尺寸和一些工艺参数，我们可以发现其中有两个比较小的特征尺寸，一个是Fin的宽度只有6nm, 另一个是 Gate length 在8~10nm

那么7nm 是不是指Fin 的宽度呢？其实早在22nm Finfet 制程工艺的时候，Fin 的宽度就已经做到了8nm，但是由于实际每一个晶体管包含多个Fin, 所以Fin 的宽度并不能作为衡量晶体管密度的特征参数；Gate length也是，Gate length虽然很小，但是如果Gate 间距很大，单位面积可以容纳的晶体管数目依然很少。

下图是实际Finfet 中Fin 的TEM图片，Fin 的顶端宽度约为8nm：

7nm 制程工艺仅仅只是一个代表某种特定尺寸和技术的商业名称，并不指代实际的 Gate length 或者 half pitch。每个厂商对于7nm 制程工艺都有不同的Gate pitch 和 Interconnect pitch的定义设计，不同厂商相同制程工艺的产品也不完全具有可比性。

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