关于微电子工艺技术铜互连！

随着科学技术的突飞猛进,半导体制造技术面临日新月异的变化，其中12英寸、90纳米技术和铜工艺">铜工艺被称为引导半导体发展趋势的三大浪潮。传统的半导体工艺是主要采用铝作为金属互联材料(Interconnect)，在信号延时(signal delay)上已经受到限制。人们寻找到了新的材料来满足对电阻的要求，这种材料就是铜。简单地说，铜工艺就是指以铜作为金属互联材料的一系列半导体制造工艺。将铜工艺融入集成电路制造工艺可以提高芯片的集成度，提高器件密度，提高时钟频率以及降低消耗的能量。

要达到这样的要求就需要对工艺上做出相应的调整。在新的工艺水平，尤其是在90纳米或以下的技术节点上，主要的信号延时来自互联电路的部分。这一部分可以用以下公式来描述：

τ = RC = (ρL/Wtmetal) *(Kε0LW/tILD)

其中τ是指 total signal delay, R是指金属层的电阻, C是指介电层的电容，ρ是互联金属的电阻率，L是指长度，W是指长度，t 是指厚度， K是介电常数。由公式可见，选用

电阻率比较小的金属材料作为互联材料，和选用介电常数比较小的介电材料作为介电材料是降低信号延时、提高时钟频率的两个主要方向。铜的电阻率为1.7μΩ.cm，铝的电阻率为2.8μΩ.cm，所以铜更为优越。同时由于采用铜线可以降低互联层的厚度，所以同时也降低了上面公式中的电容C。为了进一步降低τ,产业界也在选择比SiO2的K值更加低的材料（即所谓的low k材料）。现有的铝材料（通常选用掺入少量Cu的AlCu合金材料）在器件密度进一步提高的情况下还会出现由电子迁移引发的可靠性问题，而铜在这方面比铝也有很强的优越性。当IC的电流密度超过106A/cm2时，高熔点的材料比低熔点的材料更易于发生电子迁移，原因在于前者具有更高的晶界扩散激活能。铜的熔点为1083℃，铝的熔点为660℃，所以铜更不容易发生电子迁移。和铝相比，铜的电子迁移失效时间要大一到两个数量级，所以它可以在更小的互联层厚度上通过更高的电流密度，从而降低能量消耗。推动铜工艺走向产业化的另一个重要原因就是和传统的铝工艺相比，铜工艺采用了Damascene工艺，减少了金属互联的层数，从而降低了成本。之所以采用Damascene工艺，主要原因在于铜本身不能够和象铝一样，与其它刻蚀气体产生气态的副产品，所以只能采用这种先刻蚀再充填金属互联材料的模式。

自从IBM公司在1985年引入铜，许多关于铜工艺的研发工作都取得了实效。主要包括制造Damascene结构的Damascene工艺、Cu CMP (Chemical Mechanical Polishing) 工艺和ECP (Electroplating) 工艺等（见图1）。

图1. 铜工艺的Dual Damascene 结构流程示

由于铜的扩散会引起器件的所谓“中毒效应”，所以在和source/drain和gate区域的接触金属仍然选用重金属钨。其余的互联金属都可以采用铜，其中的via可以采用single damascene，也可以采用dual damascene结构。在damascene结构经过CVD, Etch 等工艺后，就形成了via的结构。为了防止铜在Si 和SiO2中的扩散，所以必须在via上沉积一层阻挡层，然后再沉积一层很薄的铜作为ECP的导电介质，也作为电镀铜的金属晶体生长的晶核层。由ECP产生电镀铜层。接着的工艺是CMP，主要是磨掉多余的铜，同时将硅片表面磨平。其中的机制主要包括用微小颗粒对表面的机械摩擦和对摩擦材料的化学清洗，摩擦和化学清洗的载体，即所谓的浆料(slurry)，是整个铜工艺制造成本比较高的部分。

经过近几年的发展，铜工艺已经日臻成熟，进入量产阶段，现在的铜工艺主要应用于电脑的中央处理器、服务器、通讯及消费应用产品各领域对整体产品表现、高密度及低耗电有极高要求的产品。与此同时，降低RC的另一条有效途径，是选用低介电常数的low k的材料作为介电材料。单纯采用铜来代替铝作为互联材料可以降低RC 大约40%，而low k能够降低成本RC的程度则决定于选择材料的k值大小。Low k 技术还初于初期的研发阶段和试产阶段，目前还面临着一些集成(Intergration)问题，将是未来发展，特别是在90纳米技术及以下的结点上，一个重要的趋势。

1. 内存的工作原理

显然，内存指的是PC中常见的内存条，这一类内存属于动态随机访问存储器 DRAM (Dynamic Random Access Memory), 它的基本存储单元非常简单易懂，由一个N型场效应晶体管(NMOS FET)和一个电容组成。在这里可以把晶体管看成一个理想的开关。 当NMOS晶体管打开时，检测电容放电造成的电压改变就是读取0/1的过程，向电容注入不同电荷就是写入过程；NMOS晶体管关闭时，电荷保存在电容上，处于存储状态。

DRAM的优势在于其结构简单，面积小，所以在同样面积内可以塞入更多存储单元，存储密度高，现在内存条的容量都顶得上多年前的硬盘了。大家可以自己算算一根2Gb的内存里面有多少这样的单元。 缺点则是：

1. 每次读取都是破坏性的，电容放电后电荷就尼玛没有了啊，所以还要重新写入一遍啊！！！

2. 电容还尼玛会漏电啊，一般写入后几十个微秒之后就漏得没法检测了（现在的电容一般是25pF），整个阵列都要不停的刷新，就是把已经存储的内容读一次再写进去，期间什么都不能做啊！！！

3. 电容太小导致很多问题，比如速度不能太快啊，会被宇宙粒子打到然后就尼玛中和了啊 （ Soft error ） ！！！！

4. 没有电的时候存储的内容就丢掉了，这直接导致大量停电导致的文档丢失等杯具。。。。。

（使得存储器能够在无电时保留信息，台湾人施敏大师和一个韩国人发明了闪存Flash memory。半导体业已经贡献过两个诺贝尔物理学奖：晶体管和集成电路，施敏怕是这个行业中仅存的还有机会拿奖的人，他的合作者早早挂了甚至连专利费都没拿多少。）

2. 如何用半导体工艺制作以上的电路？

DRAM制造工艺是通用的集成电路制作工艺的子集，这个问题就可以转化为“集成电路是如何制造的？”而这个问题就比较复杂了，我争取用“盖楼”这个大家都能理解的例子讲清楚。

集成电路从其横切面来看，是分层的，基本使用同种材料实现类似功能，层与层之间通过通孔（via）做电学连接。

这一结构其实很像一座楼房，芯片制造的过程也有点像盖楼的过程，非常简化的步骤如下：

1. 设计图，也就是芯片的版图（layout）；版图是一幅分层的俯视图，包含了每一层的物理形状信息和层与层间的位置连接关系。版图被转化成掩模（mask），每张掩模则是某一层的俯视图，一颗芯片往往有几十张掩模。芯片的每层是被同时制作的，就像盖楼是必须3楼盖好才能盖4楼。（本来想放一些自己手头上的版图和掩模给大家看看，涉及版权等问题，有兴趣的同学自己搜吧）

2. 平整土地。这个没什么说的，绝大部分芯片都是从平整的芯圆（wafer）开始的，要对芯圆进行清洗啊什么的

3. 地基和底层。这是在制造过程中最关键最复杂的一步，因为所有重要的有源器件（active device）如晶体管都是在电路的最底层。 首先要划线（光照Photolithography）界定哪里要挖掉哪里要保留，然后挖坑（ecthing刻蚀），在需要的地方做固化（离子注入Ion Implantation），盖墙铺管道什么的（化学沉积和物理沉积CVD&PVD）等等。具体步骤十分复杂，往往需要十几张掩模才能完成，不过大家可以自行脑补一座大楼怎么从地上长出来的。

4. 高层。较高的层就相对简单了，还是划线决定（光照Photolithography）哪里要做墙或柱子，哪里是空间，再沉积金属把这些东西长出来。这些层次基本都是铜或铝金属连接，少有复杂器件。

5. 封顶。做一层金属化合物固化保护，当然要把连接点（PAD）露出来。

6. 清洗，切割。 这一步盖楼是没有的。。。。一块300毫米直径的晶圆上可能有成百上千块芯片，像切蛋糕一样切下来。

7. 封装。 有点像外立面装修，然后给整座楼通水通电通气。一块小小的硅芯片就变成了我们经常看到的样子，需要的信号和电源被连接到一个个焊球或针脚上。封装是一门很大的学问，对芯片的电气性能影响巨大。

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