VHDL 读取文件中数据的问题

执行一次readline就换一行

你可以这么写

while

not

endfile（filein）loop--判断是否读完文件

wait

until

rising_edge（clk）；--每个

时钟

读一行

readline(filein,buf)

read(buf,data)--如果一行有多个

空格

隔开的数据可以继续执行read，当然也可以不去读

x<=data

--如果x不是integer类型就需要进行转换

end

loop；

VHDL是硬件描述语言，它描述的一定是从某个硬件接口中读取二进制码，你的文本无论存储在那种介质中，也一定是通过某个接口传送二进制码。所以，VHDL描述的是如何读取某个接口的硬件及其时序。

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