allegro16.3，怎么防止重叠元件而不显示DRC

其实楼主可以在画图的时候可以不要在意这种问题，因为从layout的二维角度来说CPU和下面的SMD元件确实叠到了，只是你觉得有DRC不好看而已。

在设计的过程中，是需要on-line DRC的，这样你知道你的设计中违反RULE的有哪些，然后帮你check的人也知道哪里，这样check才没有盲区，等设计收尾，其他function都没有问题了，然后对于那一块的DRC可以做一个constraint area 来清掉DRC，最后出图就美观自然了。

1.实现功能

在科研时，在做virtuoso版图设计时，需要对版图进行DRC校验。

2.实现方法

第一步：打开Cadence virtuoso的版图界面，执行菜单栏命令【Calibre】的【Run DRC】

第二步：会让我们选择DRC设置，这里，如果我们之前做过DRC仿真则可以调用之前做的DRCset，如果没有，则需要选择【Cancel】

第三步：选择第一个【Rules】，然后点击右边的【...】

第四步：选择该工艺文件中，选择对应的DRC校验文件，然后点击OK。

第五步：选择完毕后，界面如下所示

第六步：另外【Inputs】中这个地方必须要勾选。

第七步：然后点击【Run DRC】。

第八步：如果做过DRC校验，则会让你选择是否覆盖之前的结果，点击OK。

第九步：稍等片刻

第十步：仿真结束

第十一步：DRC校验结果，对比工艺手册的rules对版图进行修改，然后再进行DRC校验。

第十二步：将DRC窗口关闭

第十三步：选择保存设置文件，以供下次使用。

第十四步：保存自己想保存的位置，并命名。

第十五步：点击OK。

DRC检测的步骤：“tools”--“update DRC”

所有的DRC检测项设置在“setup”--“constraints”--“modes”，负责DRC的开启和关闭。

如果有DRC错误，就在PCB会出现红色的警告的，比如“PP”，这个是package和package之间的间距小于规则设置。可以在网上搜索所有的DRC错误，就能判断哪块有问题了。

如果板子很大，不容易看到DRC错误，修改drc显示大小，“setup”--“design parameter”--“display”，改大“DRC marker size”的值。

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