最近用FPGA在做一个mii接口的收发程序，遇到一个问题

这个问题很可能是时序的问题，有以下两个可能：

1、FPGA的输出方向，输出延时output delay在有无signal tap ii时发生变化，造成MII时钟和数据的相位关系改变，或者说开始对方芯片时钟可以采到正确的数据，但output delay变化后时钟采不到正确的数据。

2、时钟频率约束。增加MII时钟频率约束。由于MII的时钟仅为25M，现在绝大多数FPGA可以轻松超过这个频率，所以这个因素可能性不大。

另外可以试试Quartus II的设定：

Assignment —>Settings —> Compilation proecess settings —>

勾选

perform physical synthesis on combinational logic

perform register duplication

我把我知道得告诉你，在腾迅的安装目录下有好多DLL 使用Vc的自带工具depends可以查看这些DLL的接口函数 可是看不到函数的接口参数和使用方法。这些API肯定是存在的，呵呵，但是我也找不到资料。好像腾迅也没有要公布它的意思。

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