怎么用Verilog编一个计数器的程序？

举个简单点的例子，如下。

设计一个4bit的计数器，在记到最大值时输出一个信号

module counter_16 ( input clk, input rst_n, input cnt_in ,output reg cnt_out )

reg [3:0] cnt

always @ (posedge clk or negedge rst_n) begin

if (~rst_n)  cnt <= 4'b0

else if (cnt_in) cnt <= cnt +1'b1

else cnt <= cnt

end

always @ (posedge clk or negedge rst_n) begin

if (~rst_n) cnt_out <= 1'b0

else if (cnt_in &&cnt == 4'b1111) cnt_out <= 1'b1

else cnt_out <= 1'b0

end

endmodule

这实际上设计了一个16进制计数器其中的一位，你可以例化多个相同模块，将低位的cnt_out连接到高位的cnt_in，级联成一个任意位数的16进制计数器。

module counter_24 ( input clk, input rst, input cnt_in ,output reg cnt_out )

reg [4:0] cnt

always @ (posedge clk or posedge rst_n) begin

if (rst) cnt <= 5'b0

else if (~cnt_in) cnt <= cnt

else if (cnt == 5'b10110) cnt <= 5'b0

else cnt <= cnt + 1'b1

end

always @ (posedge clk or posedge rst) begin

if (rst) cnt_out <= 1'b0

else if (cnt_in &&cnt == 5'b10110) cnt_out <= 1'b1

else cnt_out <= 1'b0

end

endmodule

input add//为1时加 *** 作

input dec//为1时减 *** 作

output [5:0] counter

reg [5:0] counter

always @(add and dec) begin

if(add &&!dec) begin

if(counter == 6'd38) begin

counter <= 6'd0

扩展资料：

有一种记数系统便是24进制的，其中1~24有专门的符号来表示，大于24的数便可以像24进制那样写成多位数，如tokaputokapuŋgayepoko代表24进制中的P0（552）。malapu talusupuŋga talu代表24进制中的H2G（9856）。

为了避免混淆1和I，0和O，故跳过字母I、O，18~~23分别计作J、K、L、M、N、P。比如：16计作G、22计作N。

等于或大于24的数字计作：24→10、25→11、26→12??25→11中标粗体的1代表24。同一个数字在不同的位置代表的值是不一样的。

参考资料来源：百度百科-二十四进制

module Pulse(

input clk,

input rstn,

input pulse1,

input pulse2,

input threshold,

input updata,

output wire alarm

)

reg pulse1_reg

reg pulse2_reg

always @ (posedge clk or negedge rstn)

begin

if(!rstn) begin

pulse1_reg <= 1'b0

pulse2_reg <= 1'b0

else begin

pulse1_reg <= pulse1

pulse2_reg <= pulse2

end

wire rising_edge1 <= pulse1 &!pulse1_reg

wire rising_edge2 <= pulse2 &!pulse2_reg

reg [15:0] cnt1

reg [15:0] cnt2

reg alarm1

reg alarm2

always @ (posedge clk or negedge rstn)

begin

if (!rstn) begin

cnt1 <= 16'b0

alarm1 <= 1'b0

end

else if (cnt1 >= threshold) begin

cnt1 <= 16'b0

alarm <= 1'b1

end

else if (rising_edge1)

cnt1<= cnt1 + 1'b1

end

always @ (posedge clk or negedge rstn)

begin

if (!rstn) begin

cnt2 <= 16'b0

alarm2 <= 1'b0

end

else if (cnt1 >= threshold) begin

cnt2 <= 16'b0

alarm <= 1'b1

end

else if (rising_edge1)

cnt2<= cnt2 + 1'b1

end

assign alarm = updata ? alarm1 | alarm2 : 1'b0

endmodule

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