ppm怎么通过天线发送信号的

PPM（Pulse Position Modulation）可以通过天线发射信号。PPM信号是一种数字信号，可以依据脉冲的位置来表示信号的大小和方向。当要发射的数据准备好之后，将它们转化成PPM信号，然后形成电磁波，即可通过天线发射出去。

基于FPGA的PPM基带系统设计

开题报告

一、 综述

随着数字通信技术的发展，数字化成为当今信息与通信技术发展的必然趋势，也是信息化社会的基础。数字通信的基带传输方式是数字通信的最基本的传输方式，如利用中继方式在长距离上直接传输pcm信号、用双绞线进行局域网内的计算机数据传输等。这种不使用载波调制解调器设备或装置而直接传送基带信号的系统，我们称之为基带传输系统。对于整个基带系统来说，基带信号的产生、复接、编码，以及对接收端的基带信号的处理是相当重要的。在数字基带系统中脉冲调制是一种重要的调制传输手段。将数字序列变换成脉冲序列共有三种基本方法：改变脉冲的幅度、位置和周期。相应的调制方法称为脉冲幅度调制（Pulse-Amplitude Modulation），脉冲位置调制（Pulse Position Modulation），脉冲周期调制(Pulse-Duration Modulation).其中脉冲位置调制（PPM）是利用脉冲的相对位置来传递信息的一种调制方式，最早由 Pierce JR提出并应用于空间通信。在光通信中，这种调制方式可以以最小的光平均功率达到最高的数据传输速率。PPM的优点在于:它仅需根据数据符号控制脉冲位置,不需要进行脉冲幅度和极性的控制,便于以较低的复杂度实现调制与解调，PPM特别适用于对潜通信和市内计算机红外线通信等要求低平均功率传输信息的场合。PPM信号调制广泛的应用于光通信、超宽带移动通信等现代通信前沿技术领域。PPM信号的调制和接收对通信系统的性能起很大作用。

目前，利用EDA工具，采用可编程器件，通过设计芯片来实现系统功能的基于芯片的设计方法正逐步取代传统的设计方法。现场可编程门阵列（Field Programmable Gate Array, FPGA）是在复杂可编程逻辑器件（Complex Programmable Logic Device, CPLD）的基础上发展起来的新型高性能可编程逻辑器件。可以完成极其复杂的时序与组合逻辑电路功能，适用于高速、高密度的高端数字逻辑电路设计领域。具有规模大、开发过程投资小、可以反复编程擦除、开发工具智能化、功能强大等特点，符合可编程逻辑器件发展的需求。

在FPGA上实现的PPM调制解调系统与传统实现方法相比提高了设计效率，并且提高了PPM调制解调系统的工作效率。

二、 研究内容

整个设计过程的主要内容是使用VHDL语言编程在FPGA上实现一个PPM基带系统，该系统能实现PPM信号产生、PPM信号解调等功能。主要使用Quartus II工具软件编写VHDL程序实现该PPM基带系统，并下载程序，在可编程逻辑器件实验板上进行测试。

PPM的原理是将一段时间分成M等分，每等份称为一个时隙，在一帧的时间内的某个时隙发出一个脉冲。这一帧时间就是一个PPM信号，它包括M个时隙和一个保护时间。设一帧传输时间为T，那么信息传递速率 bit/s

PPM调制与解调系统的主要功能如下：对输入的数字信号进行调制得到窄脉冲PPM信号以便在信道上传输；接收端对接收到的PPM信号进行解调还原出数字信号。

PPM调制实际上就是一个计数输出脉冲的过程。时隙分频器的分频比由脉宽控制信号控制，帧分频器对时隙信号计数，当计数值与调制数据相比较，当二者相等时就输出脉冲，当计数值与调制的进制数相等时就输出帧信号。输出的PPM脉冲信号和帧信号经过输出模块输出给解调器。同时时隙信号也输出给解调器。 PPM解调器计数其对时隙信号计数，当出现PPM脉冲时就输出计数值，帧信号的作用是对计数器清零。解调后的数据经过输出模块输出。

三、 实现方法及预期目标

设计过程的PPM调制与解调系统模型结构如图1所示。系统主要包括两部分，调制部分：串并变换、二进制分频器、比较器、窄脉冲形成器；解调部分：整形电路、时钟提取电路、脉冲位置检测电路、译码器。

图1 PPM调制与解调系统原理结构

图1中的串/并变换器相当于一个二进制加法器。设输入信号为a，两位输出信号为o1和o2。其a与a相加的功能见表1串/并变换的功能表

表1串/并变换的功能表

a

o1

o2

0

0

0

1

1

0

图1中二进制分频器是4分频器，输出高低2位二进制信号。比较器用于比较分频器输出的高位与加法器的高位，以及分频器的低位与加法器的低位，当它们相同时则输出“1”，否则为“0”。由于分频器的2位输出对应四种状态（00、01、10、11），每种状态是依次先后输出的，即不同状态对应不同的时间位置，而串并变换器输出两种状态，且串并变换器输出的两种状态（00，10）与分频器的四种状态（00、01、10、11）中的两种状态相同，因此，比较器只有在分频器输出两种状态（00、01）的情况下才输出为“1”，其他情况输出为“0”，又由于在分频器的一个分频周期内指输出四个不同的状况，那么在一个分频周期内，比较器指输出一个“1”脉冲。该脉冲的起始位置根据信码的电平不同而变化。这样就可得到随信码的电平不同输出脉冲起始位置不同的输出信息。脉冲形成器是通过一个D触发器对比较器的输出信号进行一个时钟周期的延迟，并反相后再与比较器的输出信号相与，即可得到窄脉冲PPM信号。解调部分：整形电路由D触发器和反相器组成，其功能是对接收的PPM信号进行整形。脉冲位置检测的功能是对信号进行倒相再利用高电平对时钟进行计数，把信号01变换的位置检测出来。再把最长脉冲和检测出来的最短脉冲相加，得到信号真实跳变的位置信息。最后由译码器实现数据信号的高低电平跳变的信息转换成电平变化的数据信号。

设计过程中最重要的是各个部分之间的连接设计。其中各个部件程序的编写，防止信号出现毛刺所作的整形电路的实现是比较难的地方。因为PPM调制的主要原理相对简单，重点就放在程序编写和系统实现方面。

整个设计过程的软件环境为Altera公司的Quartus® II软件。并采用硬件描述语言VHDL编写程序。Altera® Quartus® II 设计软件提供完整的多平台设计环境，能够直接满足特定设计需要，为可编程芯片系统(SOPC) 提供全面的设计环境。QuartusⅡ软件包是MAX+plusⅡ的升级版本，Altera公司的第四代开发软件。QuartusⅡ提供了方便的设计输入方式、快速的编译和直接易懂的器件编程。

参考文献

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[2] 任爱锋等.基于FPGA的嵌入式系统设计.西安：西安电子科技大学出版社，2004

[3] 付用庆.VHDL语言及其应用.北京：高等教育出版社，2005

[4] 北京百科融创科技有限公司.SOPC实验指导书.北京：2005

[5] 段吉海等. 基于CPLD/FPGA的数字通信系统建模与设计.北京：电子工业出版，2005

[6] 亿特科技.CPLD/FPGA. 应用系统设计与产品开发.北京：人民邮电出版社

[7] [意]Maria-Gabriella Di Benedetto Guerino Giancola. 超宽带无线电基础.北京：电子工业出版社，2005

说实在的，没有太明确你到底是什么目的，但是就你这个函数而言你的TACCR1<TACCR0,所以等计数器达到TACCR1时，TACCR1 CCIFG被置位，但是由于没有相应的中断允许就不会进入到TIMERA1中断，由于也没有进行软件清零，所以该标志一直是置位状态。直到计数到TACCR0，这时进入中断 TIMERA0，打开了TACCR1的中断允许，这时由于TACCR1 CCIFG处于置位状态，加上TIMERA1中断优先级低于中断 TIMERA0，所以在中断 TIMERA0结束后立刻进入到TIMERA1中断，这段时间很短，可以忽略不计。重新计数后就是一直先进入TIMERA1中断，然后关闭了中断 TIMERA0，也就不能进入中断 TIMERA0，也就没有了高电平，所以看到的效果就是一直是低电平。（有一点你可能不知道就是如果不进入中断，中断标志是不自动清零的）。

我也不知道你要产生什么样的波，真是不好说啊，如果只是产生一个时间脉冲，那么可以在打开TACCTL1中断前先将TACCR1 CCIFG清零。应该就可以出现一个0.5ms 的高电平脉冲。

纯理论分析，不知道正确与否，但你可以参考看看。

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