用门级结构描述法给出D触发器的verilog程序

直接根据D触发器结构描顷扒述就雀轮昌好了嘛桐岩

module D_FF(CLK,D,Q,Q_)

input CLK,D

output Q,Q_

wire w1,w2

nand(w1,CLK,D)

nand(w2,w1,CLK)

nand(Q,Q_,w1)

nand(Q_,Q,w2)

endmodule

module timer1(clk,second)

input clk

output reg second

reg[24:0] cnt

always @(posedge clk)

begin

cnt <= cnt + 1'b1

if (cnt==25'd24999999)

begin

cnt <= 24'd0

second <= ~second

end

end

endmodule

这是一个分频器，是50000000分频器，但是cnt <= 24'd0这句似乎写错了，应该是cnt <= 25'd0再多说一句，这个写的很屁，没有复位辩纯 *** 作，初始状态不可控制。

module ex6(A,B,C,Y)

input A,B,C

output Y

wire out1,out2,out3

and a1(out1,A,B)

and a2(out2,A,C)

and a3(out3,B,C)

or or1(Y,out1,out2,out3)

endmodule

这个门级描述的败困：Y=out1 | out2 | out3 = (A&B) | (A&C) | (B&C)；写出真值表，其实就是一个检测ABC三个信号中为真的个数大于等于2电路。携枯咐大于等于2，Y=1，否则Y=0；

module multiplexer4_to_1(out, i0, i1, i2, i3, s1, s0)

output out

input i0, i1, i2, i3

input s1, s0

assign out = s1 ? (s0 ? i3 : i2) : (s0? i1 : i0)

endmodule

这个就更简单了，根据语句直接就是该功能。

同学，我答的很纠结，如果你真的很初学的初学者，我就忍了，如果你已经学了一段时间的verilog了，还是这个水平，我不得不为你担忧哦。嘿嘿，玩笑，希望你能明白！

楼主虚判可以参考： http://hi.baidu.com/hongjingfen/blog/item/d67d31ee079df9f8b3fb95bb.html3线-8线译码器设计1. 按照以上介绍的ModelSim软件的一般使用方法，编写Verilog源程差缓改序，哪游设计3线-8线译码器(门级描述)module decode38(s1,s2,s3,a0,a1,a2,y0bar,y1bar,y2bar,y3bar,y4bar,y5bar,y6bar, y7bar)input s1,s2,s3input a0,a1,a2output y0bar,y1bar,y2bar,y3bar,y4bar,y5bar,y6bar,y7barwire s1bar,s2bar,s3bar//声明中间变量wire a0bar,a1bar,a2barwire gsnot(s1bar,s1)//非门引用not(s2bar,s2)not(s3bar,s3)not(a0bar,a0)not(a1bar,a1)not(a2bar,a2)and(gs,s1,s2bar,s3bar)//与门nand g0(y0bar,a0bar,a1bar,a2bar,gs)//与非门nand g1(y1bar,a0bar,a1bar,a2bar,gs)nand g2(y2bar,a0bar,a1,a2bar,gs)nand g3(y3bar,a0,a1,a2bar,gs)nand g4(y4bar,a0bar,a1bar,a2,gs)nand g5(y5bar,a0,a1bar,a2,gs)nand g6(y6bar,a0bar,a1,a2,gs)nand g7(y7bar,a0,a1,a2,gs)endmodule

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