程序下到FPGA不能正常工作

你的时没孙序有问题。而且驱动AD的信号速度要符合AD芯片的标准。FPGA的工作速度可以远远高于AD采样芯片的工作速度，如果不同步，就会造成FPGA逻辑模块出现异常的情况而无法执行，也就是说状态机运行到了无法继续转移状态的类似于死机的状态。

因卜瞎为，只要复位就可以正常采样几次，多半都是这类问题。再好好查查吧枯弊链。应该没什么大问题

从你的逻辑来看，没绝轮有理由只停在ToSend_h，因为无论如何，都要选择idle或者Tosend_l来跳转岩宏晌的，我觉得你该检查下flagpin_i 的输出是否真的为if_clk的一半，如果实际粗锋观察不行，就用signaltap抓信号来看，抓flagpin_i、send_cnt来看，看它们在出问题的时候，是怎么变化的。

我遇到这些问题，通常即使抓信号来看的。

英文大致意思是，状态寄存器显示错误，下载使能引脚不会1.

所有都是我的推论，我没遇到过这情况，希望分析能够帮到你。

因为FPGA进行配置的时候，除了有几个口是用来传输下载数据的，还有几个端口要进行置位的，表明现在的下载状态，具体是哪几个口，我这有资料，有些口是0，有些口是1.

因为你没说你的型号，我就以Stratix为例。

配置过程基本就这样!

(1)

上电

上电过程中FPGA内部状态机被复位，nSTA-TUS和CONF_DONE引脚由FPGA置为低电平，所有I/O引脚为三态且FPGA内部配置寄存器被清空。

(2)

复位

当nCONFIG或nSTATUS引脚为低电平时，巧兆顷FPGA进入复位状态。在此状态下，FPGA采样MSEL引脚的电平值，以确定采用的孝陆配置方式。同时nSTATUS和CONF_DONE引脚被拉低，所有I/O引脚三态并且FPGA内部配置寄存器被清空。

(3)

配置

当nCONFIG为高电平，nSTATUS被FPGA释放并由外部上拉电阻拉为高电平后进入配置状态猜芹。此状态下配置数据在DCLK时钟的上升沿载入FP-GA。若正确接收所有配置数据(CRC校验无误)。FPGA释放CONF_DONE引脚且当其被外部上拉电阻拉高后进入初始化状态。

(4)

初始化

此状态下FPGA内部逻辑和寄存器被初始化:使能I/0缓冲，释放INIT_DONE引脚(可选)。

(5)

用户模式

在此状态下FPGA开始执行用户程序。

根据你的提示，是你在配置的时候，有一个脚本该是1

的，结果不是一。

你可以根据以下方法

1,看看你的线短路没

2.如果是你自己做的板子，有些引脚是需要接上拉或者下拉电阻的，你去查查配置电路，是不是和官网上推荐的一样。

如果实在不行了，你就把那个脚直接接高电平，一切就OK了。

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