Verilog中如何调用子程序

例化。

比如败洞：模搭巧块1

module A（

input a,

input b,

output c）；

assign c = a &b；

endmodule

模块2调用模块1：

module（

input d，知枯键

input e，

output f

）；

wire c1

A A_inst(

.a(d),

.b(e),

.c(c1)

)

assign f = c1 + 'b1

endmodule

是调用子程序。例子：.clk(clk1ms_tick),这里面的小数点是固定的调用端口格式，clk是子模块的输出端口，括号里面的clk1ms_tick是映射到主程序使用的端口。就是说在亩袭主程序里面clk1ms_tick相当于子模块的clk。调用子模块端口前面必或帆须加迅团兄小数点。

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