FPGA内部复位verilog程序问题

通过计数器控制雹隐的呀。你看啊count_reset 是从0开始加到60，然后变成62保持。然后当(count_reset>'d50&&count_reset<'d56)为真的时候rst_n =0，假的时候为1.即为洞顷count_reset在50和56之间的时候为0，在其他区间纳肆陆为1！

希望能帮助到您！

我也是初学，仿真一般用modelsim来着。板子通电一般是从默认卜携燃值开始的，不是复位，而型虚是寄存器就不存数据，断电就清零。因为用的是一般是ram

ram这个元器件是用mos管做的，没电就不会执行刷新，就没有数据了。

让rst作为行为模块第一行，0时刻执行就好啊

initial

begin

rst=1'b0

always //然隐蠢后需要执行循环语句就好

end

初学者回答。互相探讨一下，希望能帮你

加一个异步复位输入唤隐肆的rst_n吧。

模块输入和轿加input rst_n:

module (clk_in, rst_n)

input rst_n

然后每个 always @ (posedge clk_in)的地方改为：

always @ (posedge clk_in or negedge rst_n)

if(!rst_n) begin

xxx_reg <= 'h0

end else begin

//这里填上你原来对于寄存器的赋值携脊语句

end

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