CPLD计数延时问题

在always中写上一个复位信号rst和时钟驱动信号clk，两个共同作用，rst有效则复位，clk有效则计数，如此做就可以了啊。always@(posedge rst or posedge clk)....

在EDA工程中，CPLD和FPGA相比，CPLD的延时会更小。因为CPLD的延时是可以估算的。CPLD结构简单，因此，实现的逻辑简单的话，每个环节的延迟是可以事先计算好的；复杂逻辑照样不好预估，CPLD也有布线捷径；另外，CPLD因为绕的远，某些布线延迟比较大。

但是由于FPGA的硬件结构，也就是FPGA内部构造复杂，布局布线结果有随机性。因此，每个环节的延迟难于预估，导致FPGA的信号延时不好预测和控制，所以CPLD的延时精度比FPGA的好一些。

扩展资料：

CPLD和FPGA的区别：

①CPLD更适合完成各种算法和组合逻辑，FPGA更适合于完成时序逻辑。换句话说，FPGA更适合于触发器丰富的结构，而CPLD更适合于触发器有限而乘积项丰富的结构。

②CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而FPGA的分段式布线结构决定了其延迟的不可预测性。

③在编程上FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程，FPGA主要通过改变内部连线的布线来编程；FPGA可在逻辑门下编程，而CPLD是在逻辑块下编程。

④FPGA的集成度比CPLD高，具有更复杂的布线结构和逻辑实现。

⑤CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术，无需外部存储器芯片，使用简单。而FPGA的编程信息需存放在外部存储器上,使用方法复杂。

⑥CPLD的速度比FPGA快，并且具有较大的时间可预测性。这是由于FPGA是门级编程，并且CLB之间采用分布式互联，而CPLD是逻辑块级编程，并且其逻辑块之间的互联是集总式的。

⑦在编程方式上，CPLD主要是基于E2PROM或FLASH存储器编程，编程次数可达1万次，优点是系统断电时编程信息也不丢失。CPLD又可分为在编程器上编程和在系统编程两类。FPGA大部分是基于SRAM编程，编程信息在系统断电时丢失，每次上电时，需从器件外部将编程数据重新写入SRAM中。其优点是可以编程任意次，可在工作中快速编程，从而实现板级和系统级的动态配置。

⑧CPLD保密性好，FPGA保密性差。

⑨一般情况下，CPLD的功耗要比FPGA大，且集成度越高越明显。

参考资料：百度百科-CPLD与FPGA

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