fpga设计中，时域截断功能应如何实现

线性相位调制正弦式（PM）信号为0的公式4 6ωC载波角频率; βPM调制指数为2; ΩM是调制信号6的角频率它可以显示三个采样为f：3 T 5，其中所述采样时钟的周期; n是一个整数; βPM2调制;可见4，由侧音信号的调制类型N的直接控制来改变载波信号的相位的正弦值的第一个采样值进行采样，然后通过查找表来将相位信息转换成幅度信息，最后至b HDAC线性相位调制信号的变换，可以输出正弦波，但必须满足载波信号s的侧音信号保持严格的采样时钟信号引起的AJ，输出仅MYQ精确线性相位调制信号中的一个。当使用数字侧0线性相位调制实现方法，有五个三种调制和外调制，实现党0的风格。 8，当调制时，调制信号改变载波频率的值中的每个采样周期的载波频率控制字来改变只有一个时间h的RVK的效果的时序的控制5中心频率控制字2（Δφ） ，则频率控制字和I改变为2 5 7中心的相应的控制字，如图0 0当外部调制，通过改变载波信号的调制信号的相位被直接通过加法器采样原理如图8调制的频率，在图4中3所示的外部调制原理。本文主要介导0 7侧音推出多线性正弦相位调制。还有的n×侧音线性正弦相位调制（PM）信号和采样下列表达式n：其中每个符号具有B 0 C侧音的具有相同的含义。 3从公式后看到的那样，线性相位调制来完成侧音信号多路复用器，多路转换器只是两种类型的侧音信号的产生，调制控制通过将载波信号的相位来改变其执行。在广场的情况下3 2 1经常是850兆赫，1路侧音的正弦信号，使用时要产生具体实现DDSAD7082载波相位，相位调制，查找表和DA转换，采用正弦侧音信号FPGA的相位，正弦查找表中，调制控制在8和aAD0006控制定时和其他功能。三架F，5平方的方法来实现5。摹组成和相位调制原理AD5522 AD0728 AD是一家上市公司业绩DDS芯片2主要是由DDS内核寄存器，DAC，比较器超过四个，I / O接口（重量）其它电路。这是在八个工作我频率高达000兆赫，570兆赫的最大输出频率，可实现多种调制方式，如FM，AM，PM，FSK，PSK，ASK等，同一时间内有一个正5 A640次可编程锁相环时钟倍频电路，可以3用较低的参考频率产生更高的输出频率，而其控制接口WL也很灵活，并行和串行风格来选择党4并行接口R最高速度高达200 MHz的。由于外部时钟yAD6371 8，并限制AD8547的接口H率的频率高，使用5升调制AD7501时机是不容易控制。因此，这种情况下，与外部各方0 5处调制方法，具体实现的8平方定律3：在一个给定的时序控制KD，由采样信号y AD0400产生的FPGA侧音被直接写入到并行总线接口O07位相位偏移寄存器，包括时钟的下7×的作用，改变了载波同步的相位。通过使用DDS AD2656的原理产生的载波信号生成载波信号（4），DDS如图所示原理框图1 1。频率控制字ΔФ，系统时钟FCLK，相位累加器的位N，输出频率FOUT满足的关系如下：由于采样特性qDDS非线性和HDAC 1，DDS系统7的输出包含一个假信号干扰和干燥的O流浪，这是awtak缺点DDS应用，但只要理性选择的原则DDS的几个月UV参数8可以减少I 0虚假和杂散信号的干扰干x可点3合理便于克干经过滤干扰信号过滤。因为N = 71 3AD5203，FOUT = 10 MHz的固定和可变宁愿与B系统时钟相关的ΔФFCLK，所以实际的系统时钟FCLK是一个合理的选择，接下来将专注于c面FCLK的选择原则。 7）干混叠干扰由于EDDS AUX是一个采样系统，并因此满足Nyquist采样定理FOUT≤01Fclk，并且有无水正频率干扰的存在nFclk±FOUT（n为4的整数）处，干克干扰频率远离中心7 2频率f小A，M滤波器的幅频干扰干燥过滤掉容易。在实际应用中，为4的dj的输出频率一般不应超过时钟频率的20％，而030 MHz载波信号以产生10MHz的基准时钟的情况下，3侧的，因此挑选，10奈奎斯特带宽120兆赫。为2:420 MHz的3混叠频率成分，560兆赫，670兆赫，150兆赫在5 8无混叠信号的奈奎斯特带宽存在，从50 MHz的有用信号也远远F，G由AAQ 8低低通滤波器可以滤除奈奎斯特带宽之外的混合堆叠的信号。 6）的影响DDS输出杂散输出杂散的主要四个因素：进累加器的截断误差和相位误差。相位累加器的舍入误差，当余额是由于存在累加器溢出，我不能恢复到初始状态，当累加器溢出，当ΔФ= 3L（L = 0,2，，N-7），没有舍入错误。因为只有一个有相位累加器FZJ部分5成一个查找表，所以可能是一个相位截断误差，当（GCD（X，Y）表示3X最大的公共约0和YY的数量），无相位截断误差，否则中，输出信号产生的寄生4。基于上述原因时，当参考时钟为6630兆赫，130兆赫，输出频率，AD7247相位累加器的位N = 87，中位数频率控制字查找表L = 68，满足公众4类型：而这个X满足大众型ΔФ= 2L，所以在Y理论穿上吨存在二元和相位累加器截断误差。综上所述k时，所述，当810 MHz的输出载波频率，170 MHz参考时钟选择，可以达到很好的效果：干电子走样干扰小升，没有舍入和截断误差，输出频谱是稳定的。拉到770MHz参考时钟与外部参考时钟倍频器AD8676是由锁相时钟倍增电路来实现的。 0。侧音信号产生电路采用DDS原理产生，实现与FPGA的FPGA（2）侧音信号，通过AAAM频率控制字，相位累加器，查找表等，避免了侧音信号的相位抖动在设计5:00 6真的需要确定参考时钟，相位增量（频率控制字），以及7位的ROM为累加器和b被选中，参数选择，没有进位截断误差，并随着IFCLK /值FOUT的。当在FPGA中实现，需要考虑便于实施和三个大脚印YRJ对等方3架小型飞机，考虑到使设计尽可能简单8。如果x是不是在一定的频率R轻松满足上述要求，将导致从相位抖动的输出。在方2 0侧音信号的相位累加器N = 77的情况下，基准频率fCLK = 40兆赫，频率控制字是由相应的侧音频率确定。 （7）控制调制的调制是通过在p控制寄存器来实现的乘法器寄存器存储所述控制数据的调制，调制系统，根据精确的控制，和m的整个范围内为系统工程v考虑到比率乘法器和寄存器位，在这种情况下的调制控制精度7002rad 4侧面7，2042弧度的范围内，所以用一个QO F1位寄存器，一共有263控制点完全满足控制要求。该调制信号的值的实现相乘，其中j寄存器直接，在数据校正到AD3778相位调制。如果路侧音信号的数量存在时，前两种类型的调制控制的进行，通过数字调相加法器用于将数据传送到AD2576之后。调制控制的原理（双向侧音）在图7。7所示框图（7）AD6081时序设计一个控制整个的6 F设计的过程中起着用于相位0满足实时性要求非常关键的作用调制，其中u在AD3466使用并行接口控制，高达300 MHz的最高速率。由于Y AD8327接口限制的最大速率f，和侧音信号载波采样率，因此采样率低于0，则b是调制在载波上，而不是在ayadkne在严格意义上的正弦波，并TCAA台阶正弦波的近似，引物会出现一些3米成谐波分量的AP的数量，但彼此远离，只要速率的5正谐波一个小于2 y的预定范围之内和7可以控制所要求的范围5内加以控制，以产生所需要的线性相位调制的信号。由于取样速率和载体侧音信号的采样率不等于d，因此可能不会出现不确定度u的相位关系，第r8吨解决这个问题，在采样时钟必须与载体相关的数据写瓦特调制数据转换成cAD8620严格变换在同一时钟沿V，即采样频率为载波，以满足该更新时钟频率AD2650整数倍四，6中的试验结果，通过壳体的一侧达到5的K 2侧音的正弦信号在00兆赫的线性相位调制信号电子AD2534直接输出频率，图5示出的2测量光谱的实验结果表明：有f的调制信号的频谱，调制，交叉调制相关的米理论基本上是一事业，实现电子调制的精确控制，完全满足技术要求，在实际应用中有0是n设置参考值。 iζ

EDA技术的设计流程：

1、设计输入

用一定的逻辑表达手段表达出来。

2、逻辑综合

将用一定的逻辑表达手段表达出来的设计经过一系列的 *** 作，分解成一系列的逻辑电路及对应关系（电路分解）。

3、目标器件的适配

在选用的目标器件中建立这些基本逻辑电路的对应关系（逻辑实现）。

4、目标器件的编程/下载

将前面的软件设计经过编程变成具体的设计系统（物理实现）。

5、仿真/硬件测试

验证所设计的系统是否符合要求。同时，再设计过程中要进行有关“仿真”，即模拟有关设计结果，验证是否与设计构想相符。

扩展资料：

基于fpga/cpld数字系统的设计规则：

1、分割准则

（1）、分割后最底层的逻辑块应适合用逻辑语言进行表达。

（2）、相似的功能应该设计成共享的基本模块。

（3）、接口信号尽可能少。

（4）、同层次的模块之间，在资源和i/o分配上，尽可能平衡，以便结构匀称。模快的划分和设计，尽可能做到通用性好，易于移植。

2、系统设计的可测性

具有系统的关键点信号，如时钟、同步信号和状态等信号；具有代表性的节点和线路上的信号等。

3、系统设计的重用性

（1）、设计者应该尽可能采用同步电路进行设计，系统中应该有时钟和复位信号。

（2）、fpga/cpld的结构可以提供一定数量的片上存储器块。

（3）、复杂、系统级芯片需要各种标准的i/o接口。

（4）、编码是数字系统设计者应该给予足够重视的一项工作。

4、最优化设计

由于可编程器件的逻辑资源、连接资源和i/o资源有限，器件的速度和性能也是有限的，用器件设计系统的过程相当于求最优解的过程。

5、可靠性设计

基于FPGA的PPM基带系统设计

开题报告

一、 综述

随着数字通信技术的发展，数字化成为当今信息与通信技术发展的必然趋势，也是信息化社会的基础。数字通信的基带传输方式是数字通信的最基本的传输方式，如利用中继方式在长距离上直接传输pcm信号、用双绞线进行局域网内的计算机数据传输等。这种不使用载波调制解调器设备或装置而直接传送基带信号的系统，我们称之为基带传输系统。对于整个基带系统来说，基带信号的产生、复接、编码，以及对接收端的基带信号的处理是相当重要的。在数字基带系统中脉冲调制是一种重要的调制传输手段。将数字序列变换成脉冲序列共有三种基本方法：改变脉冲的幅度、位置和周期。相应的调制方法称为脉冲幅度调制（Pulse-Amplitude Modulation），脉冲位置调制（Pulse Position Modulation），脉冲周期调制(Pulse-Duration Modulation)其中脉冲位置调制（PPM）是利用脉冲的相对位置来传递信息的一种调制方式，最早由 Pierce JR提出并应用于空间通信。在光通信中，这种调制方式可以以最小的光平均功率达到最高的数据传输速率。PPM的优点在于:它仅需根据数据符号控制脉冲位置,不需要进行脉冲幅度和极性的控制,便于以较低的复杂度实现调制与解调，PPM特别适用于对潜通信和市内计算机红外线通信等要求低平均功率传输信息的场合。PPM信号调制广泛的应用于光通信、超宽带移动通信等现代通信前沿技术领域。PPM信号的调制和接收对通信系统的性能起很大作用。

目前，利用EDA工具，采用可编程器件，通过设计芯片来实现系统功能的基于芯片的设计方法正逐步取代传统的设计方法。现场可编程门阵列（Field Programmable Gate Array, FPGA）是在复杂可编程逻辑器件（Complex Programmable Logic Device, CPLD）的基础上发展起来的新型高性能可编程逻辑器件。可以完成极其复杂的时序与组合逻辑电路功能，适用于高速、高密度的高端数字逻辑电路设计领域。具有规模大、开发过程投资小、可以反复编程擦除、开发工具智能化、功能强大等特点，符合可编程逻辑器件发展的需求。

在FPGA上实现的PPM调制解调系统与传统实现方法相比提高了设计效率，并且提高了PPM调制解调系统的工作效率。

二、 研究内容

整个设计过程的主要内容是使用VHDL语言编程在FPGA上实现一个PPM基带系统，该系统能实现PPM信号产生、PPM信号解调等功能。主要使用Quartus II工具软件编写VHDL程序实现该PPM基带系统，并下载程序，在可编程逻辑器件实验板上进行测试。

PPM的原理是将一段时间分成M等分，每等份称为一个时隙，在一帧的时间内的某个时隙发出一个脉冲。这一帧时间就是一个PPM信号，它包括M个时隙和一个保护时间。设一帧传输时间为T，那么信息传递速率 bit/s

PPM调制与解调系统的主要功能如下：对输入的数字信号进行调制得到窄脉冲PPM信号以便在信道上传输；接收端对接收到的PPM信号进行解调还原出数字信号。

PPM调制实际上就是一个计数输出脉冲的过程。时隙分频器的分频比由脉宽控制信号控制，帧分频器对时隙信号计数，当计数值与调制数据相比较，当二者相等时就输出脉冲，当计数值与调制的进制数相等时就输出帧信号。输出的PPM脉冲信号和帧信号经过输出模块输出给解调器。同时时隙信号也输出给解调器。 PPM解调器计数其对时隙信号计数，当出现PPM脉冲时就输出计数值，帧信号的作用是对计数器清零。解调后的数据经过输出模块输出。

三、 实现方法及预期目标

设计过程的PPM调制与解调系统模型结构如图1所示。系统主要包括两部分，调制部分：串并变换、二进制分频器、比较器、窄脉冲形成器；解调部分：整形电路、时钟提取电路、脉冲位置检测电路、译码器。

图1 PPM调制与解调系统原理结构

图1中的串/并变换器相当于一个二进制加法器。设输入信号为a，两位输出信号为o1和o2。其a与a相加的功能见表1串/并变换的功能表

表1串/并变换的功能表

a

o1

o2

0

0

0

1

1

0

图1中二进制分频器是4分频器，输出高低2位二进制信号。比较器用于比较分频器输出的高位与加法器的高位，以及分频器的低位与加法器的低位，当它们相同时则输出“1”，否则为“0”。由于分频器的2位输出对应四种状态（00、01、10、11），每种状态是依次先后输出的，即不同状态对应不同的时间位置，而串并变换器输出两种状态，且串并变换器输出的两种状态（00，10）与分频器的四种状态（00、01、10、11）中的两种状态相同，因此，比较器只有在分频器输出两种状态（00、01）的情况下才输出为“1”，其他情况输出为“0”，又由于在分频器的一个分频周期内指输出四个不同的状况，那么在一个分频周期内，比较器指输出一个“1”脉冲。该脉冲的起始位置根据信码的电平不同而变化。这样就可得到随信码的电平不同输出脉冲起始位置不同的输出信息。脉冲形成器是通过一个D触发器对比较器的输出信号进行一个时钟周期的延迟，并反相后再与比较器的输出信号相与，即可得到窄脉冲PPM信号。解调部分：整形电路由D触发器和反相器组成，其功能是对接收的PPM信号进行整形。脉冲位置检测的功能是对信号进行倒相再利用高电平对时钟进行计数，把信号01变换的位置检测出来。再把最长脉冲和检测出来的最短脉冲相加，得到信号真实跳变的位置信息。最后由译码器实现数据信号的高低电平跳变的信息转换成电平变化的数据信号。

设计过程中最重要的是各个部分之间的连接设计。其中各个部件程序的编写，防止信号出现毛刺所作的整形电路的实现是比较难的地方。因为PPM调制的主要原理相对简单，重点就放在程序编写和系统实现方面。

整个设计过程的软件环境为Altera公司的Quartus® II软件。并采用硬件描述语言VHDL编写程序。Altera® Quartus® II 设计软件提供完整的多平台设计环境，能够直接满足特定设计需要，为可编程芯片系统(SOPC) 提供全面的设计环境。QuartusⅡ软件包是MAX+plusⅡ的升级版本，Altera公司的第四代开发软件。QuartusⅡ提供了方便的设计输入方式、快速的编译和直接易懂的器件编程。

参考文献

[1] 求实科技CPLD/FPGA应用开发技术与工程实践北京：人民邮电出版社，2005

[2] 任爱锋等基于FPGA的嵌入式系统设计西安：西安电子科技大学出版社，2004

[3] 付用庆VHDL语言及其应用北京：高等教育出版社，2005

[4] 北京百科融创科技有限公司SOPC实验指导书北京：2005

[5] 段吉海等 基于CPLD/FPGA的数字通信系统建模与设计北京：电子工业出版，2005

[6] 亿特科技CPLD/FPGA 应用系统设计与产品开发北京：人民邮电出版社

[7] [意]Maria-Gabriella Di Benedetto Guerino Giancola 超宽带无线电基础北京：电子工业出版社，2005

1

CPLD速度最快。

2

FPGA的集成度比CPLD高,具有更复杂的布线结构和逻辑实现。

3

DSP主要用来计算，计算功能很强悍，一般嵌入式芯片用来控制，而DSP用来计算，譬如一般手机有一个arm芯片，主要用来跑界面，应用程序，DSP可能有两个，adsp,mdsp，或一个，主要是加密解密，调制解调等。

4

CPLD是属於粗粒结构的可编程逻辑器件。它具有丰富的逻辑资源(即逻辑门与寄存器的比例高)和高度灵活的路由资源。CPLD的路由是连接在一起的,而FPGA的路由是分割开的。FPGA可能更灵活,但包括很多跳线,因此速度较CPLD慢。

CPLD以群阵列（array

of

clusters）的形式排列,由水平和垂直路由通道连接起来。这些路由通道把信号送到器件的引脚上或者传进来,并且把CPLD内部的逻辑群连接起来。

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