ise怎么设置每次打开最后一次使用的项目

Xilinx ISE Design Suite14.7开发流程 1、打开ISE Design Suite14.

7 2、新建项目 File--New Prject（一般新建一个文件夹来保存项目）

3、选择设备平台（我这里是basys2开发板的，所以我根据这款板子选择配置）

4、项目总览 5、项目创建完成 6、新建源文件选择Verilg Mdule 填入File Name 然后next 端口可设置可不设置（这里我先设置了） 文件总览 7、编写硬件代码 8、编译文件，编译通过后可以查看RTl视图，或者添加ucf约束文件，也可以做仿真（参考ISim仿真）

9、添加ucf约束文件

首先，在ISE14.4中新建一个工程。

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点击New project...后，会出现create a new project对话框，在标红的方框内起个名字，英文。

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起好名字后，点击next。然后出现如下对话框，根据芯片手册，将标红的部分，设置正确，点击next.

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出现如下对话框，不用修改，点击finish。

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在左上角Hierarchy 方框内，如下图所示。

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在上图方框内，右击，选择New Source，出现如下对话框。先点击Verilog

Module, 再起个名字，再将add to project 勾选上，按照图片内箭头一步步进行。然后点击next。

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出现如下对话框，直接next。

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之后，出现如下对话框，也不用修改，直接点击finish。

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如下图所示，可以开始编写程序设置PLL了。在标红1处填写端口，2处写描述语言。

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如下图所示，红色方框内，为要填写的内容。

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保存后，左上角Hierarchy处，变成如下图所示，鼠标右击pll_test1.v文件。

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右击pll_test1后，点击New source ，出现如下对话框，选择

IP（CORE Generator&Architecture Wizard）,起个名字（此处起名需注意要与程序中子模块名字一致，如本程序，为pll_ip），勾选上add to project ,点击next。

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然后出现如下对话框，选择Clocking Wizard ,点击next，再点击finish。

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出现如下图所示，在标红的部分，修改为所输入的时钟（本例为50），别处不用修改，点击next。

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然后出现如下对话框，在红框1中选择要输出的端口，红框2中修改要输出的值，然后点击next。

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第三页不用修改，直接点击next，第四页与不用修改，直接点击next，第五页也不用修改，直接点击next，第六页也不用修改，点击generate.在下图中标红部分看页数。

OK，到这时就已经完成工作啦，自己添加UCF文件，下载到板子上试试吧。

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