LVDS分离器简化高速信号分配

摘要：与ECL、PECL和CML标准相比，ANSI EIA/TAI-644的低电压差分信号(LVDS)标准具有低功耗、低噪声辐射等优势。本文主要讨论LVDS的特性及其可能的应用。

最近几年，随着微处理器、DSP、数字ASIC时钟频率的提高，在一些新兴领域中背板信号的数据速率和总线吞吐率也在稳步提高。速率的提高使得基于TTL的单端信号的弱点越来越突出，主要表现在：功耗增大、抖动(导致误码)、高电平辐射等，尽管一些报道认为利用该技术速率能够保持在50MHz以上，但是，由于传输线阻抗失配和串扰，以及较为困难的电源去耦问题，迫使设计人员寻求更为有效的解决方案。

能够提高所有总线和背板带宽的一条途径是增加总线宽度，但采用这种方法会增大线路板布局的难度，而且需要引脚数非常多的连接器，导致系统成本提高、而且非常笨重。当距离超出几个厘米时，采用串行通信方式是解决上述问题的一个有效方案。高速通信系统，如3G基站、路由器、加载/卸载复用器及其它设备，采用串行通信方式能够获得很大收益。

为了保证背板通信具有低误码率、低串扰和低辐射，推荐用低压差分信号(LVDS)替代TTL信号。 LVDS、ECL、PECL、CML的特征LVDS在需要信号完整性、低抖动(抖动定义为信号的输出跳变时间与理想值的偏差)及较高共模特性的系统中得到了越来越广泛的应用。是目前用于高速串行接口的有效方案之一。其它标准包括(由低速到高速排列)：ECL (射极耦合逻辑)、PECL (正ECL)、CML (电流模式逻辑)，每种标准互不相同。

ECL是传统的高速逻辑标准，它基于双极型晶体差分对管，采用负偏置电源。PECL是ECL标准发展而来，在PECL电路中省去了负电源。新一代的ECL器件具有200ps左右的延迟时间，可应用于频率大于3GHz的系统。

在现有的接口标准中，CML的工作速率最高，可用于千兆位数据速率的系统。与其它标准相比，它还具有一个集成的50Ω匹配电阻，大大简化了设计。当每个端点工作在不同的电源电压时，需外接耦合元件。

本文主要讨论LVDS的特性及其可能的应用，表1列出了LVDS相对于ECL、PECL、CML系统特点，按照EIA/TIA-644 LVDS和IEEE 1596.3标准规定，LVDS采用差分信号，信号范围为250mV至400mV、直流偏置1.2V。

表1. ECL和PECL发送器输出信号的摆幅高于LVDS的信号摆幅，较高的输出摆幅和较短的传输延时使得ECL和PECL器件具有更高的成本和功耗。
  DifferenTIal Voltage Swing DC Offset PropagaTIon Delay LVDS的优势差分特性为LVDS带来了许多优点：抑制共模噪声、自身不产生噪声(假设差分信号完全同步，正、负输出之间没有畸变)。另外，LVDS能够用CMOS工艺实现，便于同其它电路一起集成。

由于LVDS是差分信号，吸取电源电流的峰值较低，只需加适当的去耦电容即可解决电源退耦问题。通常LVDS消耗的功率低于ECL和CML，当然，在某种程度上这取决于所采用的匹配方案。 LVDS的应用LVDS大多用于时钟分配和一点到多点的信号分配。时钟分配对于不同子系统需要同一参考时钟的数字系统非常重要，例如：多数情况下基站的DSP需要与射频信号处理器同步，利用锁相环(PLL)产生所需要的本振频率，A/D转换被锁存到中心参考时钟。当与无线接收机一起工作时，还必须以尽可能低的辐射分配时钟，以避免对小信号通路的影响。

把高速信号分配给不同单元时可以采用不同的策略，其中有两种极端情况：一种是将一路信号源/驱动器的信号分配给所有单元(称为“多点分配器”)；另一种是将多路信号分配给一个单元(称为“多点至单点分配器)。图1说明了这两种情况的区别。对于多点分配器，驱动器要保证足以驱动所有的接收器和传输媒介(电缆、连接器、背板)，总线通常需要在末级接收器加匹配阻抗。所有分支与总线的距离必须尽可能短，以避免引发信号完整性问题，做到这一点对于目前的高密度线路板并非易事。


图1. 多点信号分配允许一个发送器与多个接收器之间的通信，不需要中间接头，也消除了接头产生的干扰。

多点至单点分配结构中需要多路驱动器，可定义为点到点的 *** 作，相当于驱动器与一路本地终端接收机之间通信。这种结构减少了信号完整性问题，能够保证传输媒介的阻抗尽可能一致，消除了多条支路产生的干扰。