用于电力电子设计的高性能SiC MOSFET技术

高级设计活动关注特定导通电阻领域，将其作为给定技术的主要基准参数。但是，必须在电阻和开关损耗等主要性能指标与与实际电力电子设计相关的其他方面（例如足够的可靠性）之间找到适当的平衡。

设备设计理念

一个合适的设备概念应该允许一定的设计自由度，以便适应各种任务配置文件的需求，而无需对处理和布局进行重大更改。然而，关键性能指标仍将是所选设备概念的低面积比电阻，理想情况下与其他列出的参数相结合。图 1 列出了一些被认为必不可少的参数，可以添加更多参数。

图 1：必须与 SiC MOSFET 的性能指标（左）平衡的选定参数（右）

最重要的验收标准之一是设备在其目标应用的 *** 作条件下的可靠性。与已建立的硅器件世界的主要区别在于 SiC 组件在更高的内部电场下工作。相关机制需要仔细分析。它们的共同点是器件的总电阻由漏极和源极处的接触电阻串联定义，包括靠近接触的高掺杂区域、沟道电阻、JFET 区域的电阻以及漂移区电阻（见图2）。请注意，在高压硅 MOSFET 中，漂移区明显占主导地位。在 SiC 器件中，部件可以设计为具有显着更高的导电性，如上所述。

图 2：平面 DMOS SiC MOSFET（左）和垂直沟槽、TMOS SiC MOSFET 的示意图，以及电阻相关贡献的相应位置

关于关键的 MOSFET 元件，即 SiC-SiO 2界面，必须考虑与硅相比的以下差异：

与 Si 相比，SiC 具有更高的单位面积原子表面密度，导致悬挂的 Si- 和 C- 键密度更高；位于界面附近的栅氧化层中的缺陷可能会出现在能隙中，并充当电子的陷阱［1］。

热生长氧化物的厚度很大程度上取决于晶面。

与 Si 对应物（MV 而不是 kV）相比，SiC 器件在阻塞模式下工作在更高的漏极感应电场，这需要采取措施限制栅极氧化物中的电场，以保持氧化物在阻塞阶段的可靠性 ［2 ］。另请参见图 3：对于 TMOS，临界点是沟槽角，对于 DMOS，临界点是单元的中心。

由于势垒高度较小，SiC MOS 结构对于给定的电场显示出比 Si 器件更高的 Fowler-Nordheim 电流注入。因此，必须限制界面 SiC 侧的电场 ［3，4］。

上述界面缺陷导致沟道迁移率非常低。因此，它们导致通道对总导通电阻的贡献很大。因此，由于高沟道贡献，SiC 相对于硅的漂移区电阻非常低的优势被削弱了。克服这种困境的一种观察方法是增加在导通状态下施加在氧化物上的电场，或者用于导通的更高栅极源极 （V GS ） 偏压或相当薄的栅极氧化物。施加的电场超过了硅基 MOSFET 器件中通常使用的值（4 到 5 MV/cm 对 3 MV/cm 在硅中的最大值）。在导通状态下，氧化物中如此高的场可能会加速磨损，并限制筛选剩余外在氧化物缺陷的能力 ［1］。

图 3：左：平面 MOSFET（半电池）的典型结构，显示了两个与氧化物场应力相关的敏感区域。右图：沟槽 MOSFET（半电池）的典型结构，关键问题是沟槽拐角处的氧化物场应力。

基于这些考虑，很明显，SiC 中的平面 MOSFET 器件实际上有两个关于氧化物场应力的敏感区域，如图 3 的左侧部分所示。首先，在最高电场区域中讨论的反向模式中的应力靠近漂移区和栅氧化层的界面，其次是在导通状态下受应力的栅源重叠。

导通状态下的高电场被认为更危险，因为只要必须保证导通电阻性能，就没有设备设计措施可以降低导通状态期间的场应力。英飞凌的总体目标是结合低 R DSon由 SiC 提供的一种工作模式，其中部件在众所周知的安全氧化物场强条件下运行。因此，决定放弃 DMOS 技术，从一开始就专注于基于沟槽的器件。从具有高缺陷密度的平面表面向其他更有利的表面方向移动，可以在低氧化物场下实现低沟道电阻。这些边界条件是转移硅功率半导体世界中建立的质量保证方法的基准，以保证工业和汽车应用中预期的 FIT 率。

图 4：CoolSiC™ MOSFET 单元结构示意图

CoolSiC™ MOSFET 单元设计旨在限制栅极氧化物在导通状态和关断状态下的电场（见图 4）。同时，为 1200 V 等级提供了有吸引力的特定导通电阻，即使在大规模生产中也能以稳定和可重复的方式实现。低导通电阻确保驱动电压水平仅为 V GS= 15 V 与通常 4.5 V 的足够高的栅极-源极阈值电压相结合，是 SiC 晶体管领域的基准。该设计的特殊功能包括通过自对准工艺将通道定向为单晶取向。这确保了最高的沟道迁移率和窄阈值电压分布。另一个特点是在中心与实际 MOS 沟槽相交的深 p 型沟槽，以便允许窄的 p+ 到 p+ 间距尺寸，以有效屏蔽下氧化层角。

静态性能——第一象限 *** 作

MOSFET 静态输出特性的关键参数是总电阻 R DS（ON）。CoolSiC™ MOSFET 的典型导通电阻是在室温和 V GS = 15 V 时定义的（图 5，左） 。 阈值电压 V GS_TH遵循器件的物理特性，并随温度下降，如右侧图 5 所示。

图 5：室温和 175°C（左）的 CoolSiC™ MOSFET 输出特性（例如 45 mOhm 1200 V 型）以及 Ron 和 VGS_TH 对温度的依赖性（右）

作为低通道缺陷密度的结果，导通电阻的正温度系数（图 5，右）使器件注定要并联使用。这是与 DMOS 器件的另一个显着差异，由于沟道中缺陷的高密度，DMOS 器件通常表现出较弱的电阻对温度的依赖性。

图 6：MOSFET 导通电阻随温度变化的主要行为，Si 和 SiC 之间的比较以及阻断电压的影响

这个 DMOS “功能” 乍一看很吸引人；然而，随着降低导通电阻的进展，漂移区物理上合理的温度依赖性将越来越多地主导总导通电阻。因此，SiC MOSFET 将变得更像硅。然而，应该注意的是，即使在成熟状态下，由于更高的绝对掺杂密度，SiC MOSFET 的实际温度系数也会低于相同阻断电压下的硅器件。此外，由于漂移区对总电阻的贡献增加，导通电阻的温度依赖性对于更高的阻断电压将更加明显。定性行为总结在图 6 中。

静态性能——第三象限运行

与 IGBT 相比，CoolSiC™ 器件等垂直 MOSFET 通过体二极管（实际上是续流二极管）提供反向导通。但是，由于 SiC 的带隙，该二极管的拐点电压较高（约 3 V），因此连续工作会导致高导通损耗。因此，必须使用众所周知的同步整流概念。二极管仅作为二极管工作很短的死区时间（见上文）。在此期间之后，通过施加正 V GS再次打开通道（如在第一象限模式中）。

此 *** 作方案在第三象限模式下提供非常低的传导损耗，因为没有拐点电压可实现与第一象限模式下相同的电阻。事实上，电阻甚至略低，因为由于现在反向电流流动方向的负前馈影响，JFET 影响降低了。图 6 说明了第三象限 *** 作（不同栅极电压的 IV 特性）。请注意，由于采用 pn 二极管结构，还可以获得一定的脉冲电流处理能力（高于正向模式）。

图 7：45 mOhm CoolSiC™ MOSFET 的体二极管 IV 行为

动态性能

作为单极器件，SiC-MOSFET 的动态性能很大程度上取决于其电容。与输入电容 C iss相比，该器件设计为具有较小的栅极漏极反向电容 C rss。这有利于抑制寄生导通，这可以防止在半桥配置中运行时使用复杂的栅极驱动器电路。许多 CoolSiC™ MOSFET 产品即使在栅极电压为 0 V 时也可以安全关闭，因为除了有利的电容比之外，阈值电压也足够高。图 8（左）总结了作为温度函数的总器件电容。

图 8（右）显示了半桥的典型开关损耗，其中单个器件安装在 4 引脚 TO-247 外壳中，作为漏极电流的函数。关断能量 E off仅略微取决于负载电流，因为它由容量决定，而开启能量 E on随电流线性增加，并在总损耗 E tot中占主导地位。根据 2019 年中期的情况，应该强调的是 CoolSiC™ MOSFET在市售的 1200 V SiC MOSFET 中显示出最低的 E on 。E开和 E关实际上与温度无关。需要注意的重要一点是，实际外壳设计对开关损耗有重大影响，主要是导通损耗。特别有效的是使用开尔文触点，它实际上将负载路径与控制路径在电流方面分开，因此有助于防止 di/dt 感应到栅极信号的反馈回路增加动态损耗。

图 8：45 mOhm CoolSiC™ MOSFET（左）和相关开关能量（右）与漏极电流（VGS = 15 / -5 V，RGext = 4.5 Ω， VDS = 800 V，Tvj =175°

通常，必须仅在某些封装中实现具有低电容和栅极电荷的快速开关 SiC 晶体管。主要标准包括由于高损耗功率密度而导致的良好热性能（当然，使用 SiC 会降低绝对损耗，但其余的都集中在非常小的区域）。另一个标准是低杂散电感，用于在没有临界电压峰值的情况下管理高 di/dt 斜率。最后，特别是在多芯片封装具有更多并行芯片的情况下，基于带状线概念 ［5］ 的对称内部模块设计是强制性的。当前提供此类功能的模块封装包括用于模块的英飞凌 EASY 平台，或用于分立式外壳的 TO247 系列，分别为 TO263-7。

CoolSiC™ MOSFET 的栅极电荷曲线通常不同于硅功率器件的典型形状；特别是，没有明显的米勒高原可见，如图 9 左侧所示。对于 I D = 30 A、V DS = 800 V 和 R G = 3.3 kΩ，在 V GS（off） =-5 V 至 V GS（on） = 15 V 时，总栅极电荷 Q tot通常为 75 nC 。

图 9：45 mOhm 1200 V CoolSiC™ MOSFET（左）的典型栅极电荷曲线和通过 Rg 控制开关速度（右）

在许多情况下，可能需要调整开关速度 （dv/dt） 以应对振荡等问题。MOSFET 的一个好处是通过栅极电阻调整斜率的简单方法。结合正确的驱动电路，甚至可能开启和关闭不一样。右侧的图 9 显示了英飞凌 45 mOhm 1200 V CoolSiC™ MOSFET 的相应行为。

图 10 描绘了 TO-247 4 引脚和 TO-247 3 引脚中的 45 mOhm 1200 V CoolSiC™ MOSFET 在 V DS = 800 V的直流电压下的短路波形，这与 IGBT 有很大不同。最初，漏极电流迅速增加并达到峰值电流水平。由于采用开尔文源设计的快速开启，TO-247 4 引脚电流上升更快，并且在 SC 事件开始时自发热更少，峰值电流超过 300 A，而 TO-247 3-pin 具有较小的峰值电流。主要原因是 di/dt 对施加的 V GS产生负反馈在 3 针设备的情况下。由于开尔文连接解决方案消除了这种影响，从而实现了更快的开关，因此在饱和效应发生之前，4 引脚器件的电流也可以上升到更高的值。

在峰值电流之后，漏极电流显着降低至约 150 A。这是由于载流子迁移率和 JFET 效应随温度升高和自热而降低。测试波形显示出清晰、稳健的行为，证明封装的 TO-247 CoolSiC™ MOSFET 和功率模块具有典型的 3 µs SC 能力（根据相关目标应用要求，目前为 2 µs）。英飞凌的 CoolSiC™ MOSFET 是数据表中第一款保证短路的器件。

图 10：在 25°C 下作为持续时间函数的典型短路（左）；1200 V 器件的雪崩行为，在 60 V 时关断 3.8 5mH 的非钳位感性负载（右）

新的 650 V 级器件在数据表中附有雪崩额定值，以满足目标应用电源的要求。总的来说，CoolSiC™ MOSFET 技术在雪崩下表现出很高的耐用性；右侧的图 10 描绘了 1200 V 组件的典型行为

FIT 率和栅极氧化物可靠性

除了性能，可靠性和耐用性是 SiC MOSFET 讨论最多的话题。坚固性被定义为设备承受某些异常应力事件的能力，例如短路性能或脉冲电流处理能力。可靠性涵盖了器件在目标应用寿命期间在标称 *** 作条件下的稳定性。与可靠性相关的影响包括某些电气参数的漂移或灾难性故障。对于硬故障，通常以 FIT 率的形式进行量化，它实际上说明了在一定时期内允许某种类型的设备发生故障的数量。如今，大功率硅器件的 FIT 率主要受宇宙射线效应的支配。

在 SiC 的情况下，由于之前讨论过的氧化物场应力，需要考虑栅极氧化物可靠性的额外影响。因此，如图 11 所示，总 FIT 率是宇宙射线 FIT 率和氧化物 FIT 率之和。对于宇宙射线的稳定性，可以应用类似的方法，例如硅领域的典型方法。在这里，FIT 率是针对某类技术通过实验获得的，并根据结果，结合应用目标，可以实现满足 FIT 率的设计，通常通过优化漂移区的电场分布来实现。 对于氧化物 FIT 率，需要应用筛选过程来降低 FIT 率，因为与硅相比，SiC 中的缺陷密度仍然相当高（在英飞凌的 Si 功率器件的情况下，

图 11：SiC MOSFET 的 FIT 率构成

SiC MOS 器件的栅极氧化物可靠性面临的挑战是，例如，在工业应用中的给定 *** 作条件下，保证最大故障率小于 1 FIT（就像今天的 IGBT 一样）。由于 SiC 上的 SiO 2 和 Si 上的 SiO 2的固有质量和特性几乎相同，因此相同面积和氧化物厚度的 Si MOSFET 和 SiC MOSFET 可以在相同的时间内承受大致相同的氧化物场（相同的固有寿命）。当然，这仅在器件不包含与缺陷相关的杂质（即外在缺陷）时才有效。与 Si MOSFET 相比，SiC MOSFET 在栅极氧化物中表现出更高的外在缺陷密度。

与没有缺陷的设备相比，具有外在缺陷的设备故障更早。由于内在磨损，无缺陷设备将在很久以后失效。通常，如果体氧化层厚度足够，则在正常应用条件下，固有故障时间要少得多。因此，典型芯片寿命内的氧化物 FIT 率完全由外在缺陷决定。

保证碳化硅 MOSFET 的栅极氧化物具有足够可靠性的挑战是，将受外在缺陷影响的器件数量从工艺结束时的初始高数量（例如 1%）减少到产品生产时可接受的低数量。运送给客户（例如 10 ppm）。实现这一目标的一种行之有效的方法是应用电子屏蔽 ［2］。

在电气屏蔽期间，每个器件都受到栅极应力模式的影响。选择应力模式以破坏具有关键外在缺陷的器件，而没有外在缺陷或仅具有非关键缺陷的器件能够存活。未通过筛选测试的设备将从分发中删除。这样，潜在的可靠性风险就转化为产量损失。

为了能够在足够高的应力水平下对器件进行应力测试，体栅氧化层需要具有指定的最小厚度。如果栅氧化层厚度太低，器件要么在筛选过程中因磨损而本质上失效，要么在筛选后显示出降低的阈值电压和沟道迁移率。因此，需要的标称氧化物厚度远高于实现有效栅极氧化物筛选的固有寿命目标通常所需的厚度。不幸的是，较厚的栅极氧化物会增加阈值电压，并降低给定 V GS（on）下的沟道电导。栅极氧化物 FIT 率和器件性能之间的权衡如图 12 所示，也在 ［6］ 中进行了讨论。

图 12：栅极氧化层厚度和栅极电压对故障概率和通态特性的影响（650V 器件的 Rdson 数据）

英飞凌投入了大量时间和材料样品，以全面了解 SiC MOSFET 的 MOS 可靠性。例如，我们在 150°C 下使用三个单独的应力在不同的正负栅极应力偏置下运行了 100 天的电屏蔽 SiC MOSFET 的通态可靠性测试。每个样品组由 1000 件组成。图 13 显示了不同栅极氧化物工艺条件的结果，勾勒出最终发布工艺的技术改进。使用初始处理条件，在推荐的 30 V 栅极偏置电压的两倍下，1000 个器件中只有不到 10 个发生故障。实施的技术进步将这个数字减少到在 30 V 时只有一个故障，在 25 V 和 -15 V 时为零故障。剩下的一个故障仍然是外部故障，

图 13：不同工艺条件下通态故障率的评估

当然，由于 SiC 功率器件中的电场条件更接近 SiO 2的极限，除了通态氧化物可靠性之外，评估断态氧化物应力也很重要比硅功率MOS元件。关键策略是通过适当设计深 p 区来有效屏蔽敏感氧化物区域。屏蔽的效率又是导通电阻和可靠性之间的权衡。在沟槽 MOSFET 的情况下，在 MOSFET 的沟道区下方形成类似 JFET 结构的深 p 区可以有效地促进屏蔽 ［7］。该 JFET 为导通电阻增加了一个附加分量，该分量主要取决于掩埋 p 区之间的距离和掺杂。这种屏蔽结构设计特性对于避免关断状态下的栅极氧化物退化或栅极氧化物击穿至关重要。

为了验证 CoolSiC™ MOSFET 的断态可靠性，我们在 150°C、V GS = -5 V 和 V DS = 1000 V 下对 5000 多个 1200 V SiC MOSFET 进行了 100 天的压力测试。这些条件对应于工业应用任务剖面的最关键点。由于施加的漏极电压相对于器件的击穿电压的限制，进一步加速非常困难。在更高的漏极电压下运行测试会导致结果错误，因为其他故障机制（如宇宙射线引起的故障）将变得更有可能。结果是，在此断态可靠性测试期间，所有测试设备均未出现故障。由于 650 V 器件遵循与 1200 V 器件相同的设计标准，因此预期具有相同的可靠性。

结论

CoolSiC™ MOSFET 在开关行为和总损耗方面具有卓越的性能。亮点之一是可以以零栅极偏置关闭器件，这使得 CoolSiC™ 晶体管概念成为唯一真正的“常关”器件眼下。

审核编辑：郭婷