Verilog——`include等预编译指令实例

Verilog与C语言包含头文件类似的预编译指令包括以下：

• `define
• `include
• `ifdef
• `elsif
• `else
• `endif

需要注意 `include指令后面对.vh文件的引用必须包含文件的 绝对路径！

下面是使用预编译指令的一个实例。

1. head.vh文件代码

//head.vh

//`define  CAL_SUM
`define  CAL_MINUS

3. cal.v文件代码

//cal.v

`include "D:\\fengtao\\study\\modelsim\\acd_3_9_4\\src\\head.vh"

module cal(
    input   [7:0]         ina         ,
    input   [7:0]         inb         ,
    output  [15:0]        out
);

`ifdef CAL_SUM
    assign out = ina + inb;
`elsif CAL_MINUS
    assign out = ina - inb;
`else
    assign out = ina * inb;
`endif

endmodule