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A7139 无线模块驱动(STM32)增加FIFO扩展模式的底层代码
A7139 拥有电磁波唤醒以及10mW的发射功率,非常容易实现长距离通信,目前测试有障碍物可以轻松达到300m以上。通过几天的调试,目前可以发送任意大小的数据包,大小为1-16KB,全部使用中断收发,
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应用于焊缝缺陷自动超声检测系统中数据采集电路的设计
焊缝缺陷自动超声检测系统是一种重要的无损探伤设备,可用于检测平板、管道、容器等的纵、横焊缝以及接管角焊缝缺陷。与手工检测方法相比,该系统具有运行平稳、漏检率低、显示直观等优点。在焊缝缺陷自动超声检测系
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基于LabVIEW FPGA模块程序设计特点的FIFO深度设定详解
为了解决基于LabVIEWFPGA模块的DMAFIFO深度设定不当带来的数据不连续问题,结合LabVIEWFPGA的编程特点和DMA FIFO的工作原理,提出了一种设定FIFO深度的方法。对FIFO不
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LabVIEW FPGA模块实现FIFO深度设定
为了解决基于LabVIEWFPGA模块的DMAFIFO深度设定不当带来的数据不连续问题,结合LabVIEWFPGA的编程特点和DMA FIFO的工作原理,提出了一种设定FIFO深度的方法。对FIFO不
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12位并行高速AD转换芯片THS1206的功能构造和工作原理分析
1、概述THS1206有4个模拟信号输入端,每个输入端既可作为4个单独的非极性信号的输入通道,也可作为2个差分信号输入通道,而且两种方式可同时混合使用,具体的输入通道模式可由内部控制寄存器控制。THS
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FPGA可测性设计的“大数据”原理
当下,最火的学问莫过于“大数据”,大数据的核心思想就是通过科学统计,实现对于社会、企业、个人的看似无规律可循的行为进行更深入和直观的了解。FPGA的可测性也可以对FPGA内部“小数据”的统计查询,来实
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一种基于FPGA内部存储器的适合音频解嵌的高效异步FIFO设计
在视音频嵌入解嵌系统中,嵌入音频、音频解嵌与音频转换成音频帧标准格式输出都是工作在不同的时钟频率下的。多时钟带来的问题就是如何设计异步时钟之间的接口电路。异步FIFO存储器是一种在数据交互系统中得到广
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异步FIFO和PLL在高速雷达数据采集系统中的应用
异步FIFO和PLL在高速雷达数据采集系统中的应用1 引言 随着雷达系统中数字处理技术的飞速发展,需要对雷达回波信号进行高速数据采集。在嵌入式条件下,要求获取数据的速度越来越快。精度越来越高,
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基于FPGA软硬件设计大容量数据采集系统
最近几年,FPGA以其应用的灵活方便蓬勃发展,在通信、航空航天、医疗设备、消费类电子产品等领域一展身手。使用FPGA控制CF的技术到目前为止还没有成熟,本文从硬件和软件角度出发,介绍了FPGA与CF卡
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借助存储器的工作原理及在跨时钟域通信中的使用
为了达到可靠的数据传输,借助存储器来完成跨时钟域通信也是很常用的手段。在早期的跨时钟域设计中,在两个处理器间添加一个双口RAM或者FIFO来完成相互间的数据交换是很常见的做法。如今的FPGA大都集成了
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高速多通道数据采集系统的设计与实现
电子发烧友网核心提示:本文介绍了一种基于FPGA+DSP的多路数据采集系统的设计方案,描述了系统的硬件设计方案和硬件电路,阐述了信息采集过程以及外围通讯接口及软件设计。通过Quartus II8.0及
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LPC2138的串口中断程序设计
LPC2138的串口带有16字节的接收和发送FIFO,并且接收FIFO的触发点可设为1,4,8,14字节。1)接收当接收到的字节数达到设置的触发点(通过FCR寄存器设置)时,就会产生接收中断;而当接收
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利用多端口存储器双口RAM和FIFO实现多机系统的设计
前言一、两种多端口存储器1.双口RAM的仲裁控制双口RAM是常见的共享式多端口存储器,以图1所示通用双口静态RAM为例来说明双口RAM的工作原理和仲裁逻辑控制。双口RAM最大的特点是存储数据共享。图1
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基于DDR DRAM控制器实现MPMA存取输入输出端口的设计
为了兼具可扩展性和数据处理速度,对于各种应用,如图像数据侦错、视频数据压缩、音频数据增益、马达控制等,可编程数据处理模块(Programmable Data Processing Module)是时势
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基于一种完整的USB芯片方案设计
USB技术的应用已经从最初应用为一种连接外设和PC的方法经过了长足的发展。USB标准的灵活性和适应性,加上目前流行的基于USB的存储设备和音乐播放器,激发了许多不是基于PC的嵌入式系统纷纷采用USB。
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基于FPGA器件实现异步FIFO读写系统的设计
FIFO 简介FIFO 是英文 First In First Out 的缩写,是一种先进先出的数据缓存器,它与普通存储器的区别是没有外部读写地址线,这样使用起来非常简单,但缺点就是只能顺序写入数据,顺
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MAX3108带有FIFO的SPI UART
小尺寸的MAX3108通用异步收发器与128字的接收和发送FIFO每个(UART)是控制通过串行I ² C或SPI™控制器接口。自动休眠和关机模式,有助于减少非活动期间的功耗。低为500μA(最大值)
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基于各类二进制代码实现异步FIFO的设计
一、概述在大规模ASIC或FPGA设计中,多时钟系统往往是不可避免的,这样就产生了不同时钟域数据传输的问题,其中一个比较好的解决方案就是使用异步FIFO来作不同时钟域数据传输的缓冲区,这样既可以使相异
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基于XC3S400PQ208 FPGA芯片实现异步FIFO模块的设计
随着数字电子系统设计规模的扩大,一些实际应用系统中往往含有多个时钟,数据不可避免地要在不同的时钟域之间传递。如何在异步时钟之间传输数据,是数据传输中一个至关重要的问题,而采用FIFO正是解决这一问题的