vivado为什么ila信号被拆分

因为信号不太好。

有两个地方可以添加信号，右下角添加的是触发信号，可以在value处设置触发条件。

开始信号等于高电平时，左上角可以添加（ctrl不动，点击所有信号，ok可以添加需要显示波形的信号），因此这就是没有波形显示的解决办法之一，anyway，之前它run的时候自己就有所有信号的。

用Vivado进行硬件调试，就是要插入ila核，即“集成逻辑分析仪”，然后将想要引出来观察的信号连到这个核的probe上。

首先第一步，需要把想要观测的信号标记出来，即mark_debug，有两种mark_debug的方法，我用verilog写了一个简单的流水灯程序，只有几行代码，如下：

module main(

inputclk,

inputrst,

output reg [7:0] led

)

(*mark_debug = "true"*)reg [23:0] counter

always @(posedge clk) begin

if(rst) begin

counter <= 0

led <= 8'b00000001

end

else counter <= counter + 1

if (counter == 24'hffffff)

led <= {led[6:0],led[7]}

end

endmodule

例如，要观察counter信号的波形，那么在第7行定义reg型信号counter时，前面加上(*mark_debug=“true”*)，这样就把counter信号标记了出来。如果用vhdl语言实现的话，这句话用该这样写：

signal counter : std_logic_vector (23 downto 0)

attribute mark_debug: string

attribute mark_debug of counter : signal is "true"

另外添加xdc约束文件，内容如下：

set_property PACKAGE_PIN Y9 [get_ports clk]

set_property PACKAGE_PIN T18 [get_ports rst]

set_property IOSTANDARD LVCMOS33 [get_ports clk]

set_property IOSTANDARD LVCMOS18 [get_ports rst]

set_property PACKAGE_PIN T22 [get_ports {led[0]}]

set_property PACKAGE_PIN T21 [get_ports {led[1]}]

set_property PACKAGE_PIN U22 [get_ports {led[2]}]

set_property PACKAGE_PIN U21 [get_ports {led[3]}]

set_property PACKAGE_PIN V22 [get_ports {led[4]}]

set_property PACKAGE_PIN W22 [get_ports {led[5]}]

set_property PACKAGE_PIN U19 [get_ports {led[6]}]

set_property PACKAGE_PIN U14 [get_ports {led[7]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[1]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[2]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[3]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[4]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[5]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[6]}]

set_property IOSTANDARD LVCMOS33 [get_ports {led[7]}]

之后run synthesis综合，之后open synthesized design，在左上角选择debug layout，在debug窗口中netlist看到counter信号前面有一个绿色的小蜘蛛，表示counter信号被标记出来了。

这其实是一种比较繁琐的方法，更为方便的方法是，直接综合工程，在之后打开综合设计，在netlist中直接选中想要查看的信号，右键选择mark debug，即可将信号标记出来。

但是采用第一种方式的好处是，如果工程比较复杂的话，一些信号可能会被综合优化掉，加上模块层层实例化，在netlist中可能找不到要观测的信号，这时在代码里面mark_debug，依旧可以将该信号引出来。

Vivado Logic Analyzer的使用

chipscope中，通常有两种方法设置需要捕获的信号。

1.添加cdc文件，然后在网表中寻找并添加信号

2.添加ICON、ILA和VIO的IP Core

第一种方法，代码的修改量小，适当的保留设计的层级和网线名，图形化界面便于找到

需要捕获的信号。

第二种方法，对代码的改动量大一些，同时需要熟悉相关IP的设置，优点是，可以控制

ICON,并调用VIO。

与之类似，Vivado也有着两种方法进行设置。

1.在综合后的网表中寻找相关信号，右键点开菜单，然后设置mark debug

2.添加ILA，VIO的IP Core

第一种方法与chipscope的第一种方法极为类似：

1.都需要综合后才能设置；

2.都需要保留一定的设计层级或者网线名来便于寻找信号；

3.并非所有信号都可以被捕获，不能捕获的信号，chipscope中是显示为灰色，vivado

中是没有mark debug的选项在右键菜单中；

第二种方法就更为类似了，vivado可以兼容ISE的IP，所以可以直接调用chipscope的相

关IP，调试时也只是用Chipscope，另外可以使用Vivado自己的ILA IP，来进行设计，

但最大的问题是Vivado不提供ICON的IP以供选择，进一步埋没了ICON的地位。

另外，早起的Vivado IP Catalog提供Chipscope的ICON、ILA和VIO IP Core可以选择，目前已经取消了这些IP，只支持Vivado自己的ILA/VIO IP Core。

这里提供一个非常简单的设计代码，用于Vivado Logic Analyzer的研究。

`timescale 1ns / 1ps

module Nexy_4 (

input I_CLK,

output [3:0] O_ST_COUNTER,

output O_TIMECOUNTER_OUTPUT

)

wireCLK_100

clk_wiz_0 CLK_UNIT

(

.clk_in1(I_CLK),

.clk_out1 (CLK_100),

.locked ()

)

reg [7:0] startup_counter = 'b0

always @ (posedge CLK_100)begin

if(startup_counter == 8'b11111111)begin

startup_counter <= 8'b00000011

end else begin

startup_counter <= startup_counter + 8'b1

end

end

assign O_ST_COUNTER = startup_counter[7:4]

wire [47:0] TimeCounter_Result_wire

reg [47:0] TimeCounter_Result_reg = 'b0

reg TimeCounter_Output

always @ (posedge CLK_100)begin

TimeCounter_Result_reg <= TimeCounter_Result_wire

end

TimeCounter TimeCounter_Unit (

.CLK( CLK_100 ), // input wire CLK

.A ( 2'b01), // input wire [1 : 0] A

.C ( TimeCounter_Result_reg ), // input wire [47 : 0] C

.P ( TimeCounter_Result_wire ) // output wire [47 : 0] P

)

always @ ( posedge CLK_100 )begin

TimeCounter_Output <= TimeCounter_Result_reg[47]

end

assign O_TIMECOUNTER_OUTPUT = TimeCounter_Output

endmodule

综合后的Netlist中选择信号进行捕获的方法。

只有Nets下的信号可以设置mark debug。

从原理上来说是很不合理的。Chipscope的捕获界面中，只有Reg信号可以被抓取，而Vivado是Net，从实际的角度说也是很不合理的，LUT可以直接被抓去，从原理上和时序上，对设计都是不合适的。

在Set Up Debug中，工具会自动分析信号的所在时钟域，并添加时钟。少数情况，可以通过右键点击Select Clock Domain来修改时钟域。

下一页设置存储深度，相比较ChipScope，信号的宽度不需要事先设定好，而是根据捕获信号来自动设定，Vivado确实方便了很多。

设置好之后，可以在属性中修改ILA Core的属性。确认无误后进行Implementation。

不过，从Implementation的结果可以看到，虽然抓取的是LUT的信号，但是ILA的IP已经添加了寄存器进行隔离。从这一结果考虑，Vivado的ILA设计还是很优秀的。

但即使是这样，为了netlist中的Reg型信号无法设置mark debug，确实是一个不好理解的解释。

最终，Vivado Logic Analyzer的设置会以Tcl脚本的形式反应到XDC文件中。

完成Implementation后，生成bit文件，打开Hardware Manager，下载并配置好FPGA，开始Vivado Logic Analyzer的使用。

1. 下载好bit文件后的界面如下图所示。

2. 这里有个问题，Vivado 2014.2中，Debug Probes窗口不会自动打开，可以再Windows选项单中找到该窗口。

3. 打开Debug Probes窗口后的界面如下图所示。

4. 在Debug Probes中，把需要观察的信号拖到Basic Trigger Setup中，可以设置触发信号。

5. 设置好触发信号之后，就可以开始捕获信号。

6. 每一组触发条件可以设置Operator、Radix和Value来设置具体的触发条件，多个触发条件还可以进行组合。

7. 为了便于观察，在Window data depth将数据设为16个数据。

8. 设置好之后重新捕获数据，可以看到一次只捕获16个数据。

9. 可以设置窗口的数目，这里将Number of Windows设为2，代表两个窗口，每次捕获的数据为4个。

10. 重新触发后，可以看到，触发了两次，每次的触发条件都是一致的，即startup_counter = 8’h03。从下方的两个计数器可以看到，是先后的两次捕获。

其实，与chipscope类似，可以设置捕获数据的条件。

1. 将Capture mode设置为BASIC。

2. 在Basic Trigger Setup下面可以看到Basic Capture Setup的界面。

3. 从上两张图可以看到，触发信号为starup_counter，触发条件为03，捕获条件为88，触发位置为7。

4. 从捕获结果图来看，一共捕获了16个数据，触发条件处在第7个数据的位置上，该触发条件会被捕获。另外，在触发条件前后的数据，只有数据位88时才会被捕获。

5. 将触发位置设为0后重新捕获，可以看到第一个数据是触发条件，随后的数据只有为88才会被捕获。

6. 这里，对ChipScope和Vivado Logic Analyzer的功能进行一个初步的比较。

ChipScope Vivado Logic Analyzer Basic

多种触发值 支持 支持

触发条件组合 支持 支持

触发位置选择 支持 支持

多窗口触发 支持支持

重复触发 支持支持

条件捕获 支持支持

状态机触发16状态 不支持

计数器辅助 支持不支持

标志位显示 不支持 不支持

重复触发功能在文章中没有涉及。

从该表可以看到，ChipScope的功能似乎较为强大。虽然在设置捕获信号时Vivado较为便捷，但是在调试时似乎不如ChipScope的方便。

需要注意的是，Vivado并没有确实这些功能，而是没有提供在Basic功能中，关于Advancedd用法，会在后续博文中描述。

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