VIVADO的XDC怎么实现LOC约束

_delay 。其中，只有那些从 FPGA 管脚进入和/或输出都不经过任何时序元件的纯组合逻辑路径可以用 set_max_delay / set_min_delay 来约束，其余 I/O 时序路径都必须由set_input_delay / set_output_delay 来约束。如果对 FPGA 的 I/O 不加任何约束，Vivado 会缺省认为时序要求为无穷大，不仅综合和实现时不会考虑 I/O 时序，而且在时序分析时也不会报出这些未约束的路径。

本文以下章节将会着重

遇到如下“没有”索引的文件，处理及其不方便。

可以看到

pandas将第一行处理为了列索引，同时由于表格中的第一格(左上角)不为空，因此从左侧开始的第一列并不为行索引，重新为数据添加了新的行索引，从第二行开始，0为初始第一行。

这里有两个语法是df.reindex()和df.rename()

修改索引完成，但成功出现错误。

添加数据loc是比较方便的做法，但如果第n行有数据，那么new_data将会替换这个数据

new_data=['a','b','c','d']

df.loc[n] = new_data

另一种做法是用append，直接在数据末尾增加一行

data={'a':9,'b':10,'c':11,'d':12}

df.append(data,ignore_index=True)

看看处理结果

data.sort_values(by='列名'）

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