FPGA Basys3管脚约束

在Vivado中，主要通过对xdc文件的写入与修改来完成对管脚的约束。设定管脚约束的语法为：set_property PACKAGE_PIN "引脚编号" [getports "端口名称"]

如图中编码器的管脚约束为：

set_property PAKAGE_PIN "V16" [getports {D[0]}]

set_property PAKAGE_PIN "W16" [getports {D[1]}]

set_property PAKAGE_PIN "V17" [getports {D[2]}]

set_property PAKAGE_PIN "W15" [getports {D[3]}]

set_property PAKAGE_PIN "E19" [getports {Q[0]}]

set_property PAKAGE_PIN "U19" [getports {Q[1]}]

最基本的约束是管脚约束，让你的逻辑通过对应的io连接到电路板上面对应的外设。

然后是时钟约束，告诉ise布局布线要满足的时序要求

还有区域约束，相当于手工布局，以优化时序设计。

管脚约束通常在设计早期就要确定下来，以保证电路板的设计同步进行

n对高速设计、复杂设计和具有大量I/O管脚的设

计，Xilinx推荐手工进行管脚约束

p实现工具可以自动布局逻辑和管脚，但是一般来说

不会是最优的

p管脚约束可以指导内部数据流向,不合理的管脚布

局很容易降低系统性能

p合理的管脚布局需要对所设计系统和Xilinx器件结构的详细

了解，如要考虑I/O bank、I/O电气标准等

p时钟(单端或差分)必须约束在专用时钟管脚

注意：时钟资源数量的限制

p最后使用dual-purpose管脚(如配置和DCI管脚)

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