怎样让reg综合成ram vivado

两张方法：1）从vivado的ipcorecatalog里面直接拖出来。这个一般需要你用axi4总线去控制，所以你还需要axi4interconnect，bramcontroller之类的ipcore。2)直接将ipcorecatalog里面的bram添加到你的project模块中。可以选择不用axi4接口。这样你在模块里面声明实例化调用bram模块就行。

1. 可以在vivado中通过block diagram生成microblaze的硬件，注意Xilinx提供了一个microblaze的例子，如果有问题可以参考这个例子来实现；

2. 画好bd以后，先保存，然后verify，然后保存，然后点“生成bitstram”Vivado会自动按照综合——实现——生成bit文件的顺序执行；

如果其中出现错误，一定要仔细参考message的提示，然后从网上和Xilinx的文档中寻找解决的办法；

3. 输出到SDK的时候要特别注意，一般第一次的时候他会帮你输出.bmm文件，后面就只有.bit文件和.xml文件了；但是实际上.bmm文件对打包生成最后的download.bit文件很重要，如果.bit文件和.bmm不对应的话，你生成的download.bit文件下载到FPGA之后可能会起不来。

4. Microblaze的IC/DC总线接口去连接一块内存时，这块内存的地址必须在cache的地址范围内，比如cache范围为0x0000_0000~0x7FFF_FFFF，否则可能无法写入；

5. Microblaze的IP/DP总线接口去连接一块内存时，这块内存的地址必须在cache的地址范围外，比如cache范围为0x0000_0000~0x7FFF_FFFF，该内存地址范围为0x8000_0000~0xFFFF_FFFF，否则也可能访问不正常；

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