怎么在ise工程中添加cdc文件

右键Synthesize->ProcessProperties。

1、先在综合中设置保持层次，以便在chipsope中保持原电路代码结构。

2、右键Synthesize->ProcessProperties。

3、添加CDC文件，给ChipScope使用。

4、完成以上步骤就可以正常使用了。

解答如下:

1.ISE 中的约束是长这个样子的。

导入时会发现无法支持UCF

2.这时，我们可以打开ISE，通过PlanAhead打开图形约束界面，

右键导出约束为CSV格式，并记住导出的路径。

3.现在可以关闭ISE,然后在vivado中导入代码后，综合一下，

4.打开综合后的设计，

打开IO Planning,

5.打开文件-》导入IO Ports

指向ISE 导出的csv文件,

6.可以看到管脚约束轻松导入!

使用vivado isim仿真的方法和过程如下：

1) 测试平台建立；

a) 在工程管理区点击鼠标右键，d出菜单选择New Source，d出界面； b) 输入文件名，选择Verilog Test Fixture，打钩add to project，单击NEXT；

c) 选择要仿真的文件，点击NEXT；

d) 点击“FINISH”，就生成一个Verilog测试模块。

ISE能自动生成测试平台的完整构架，包括所需信号、端口声明以及模块调用的实现。所需要完成的工作就是initial….end模块中的“//Add stimulus here”后面添加测试向量生成代码。

这里给出示例测试代码，将其添加于//Add stimulus here处

#100

SW = 7

#100

SW = 11

#100

SW = 13

#100

SW = 14

2) 测试平台建立后，在工程管理区将状态设置为“Simulation”；选择要仿真的文件名，

过程管理区就会显示“Isim simlator”；

3) 下拉“Isim simlator”，选择“Simulate Behavioral Model”，单击鼠标右键，现在“Process Properties”可修改仿真远行时间等。

4) 修改后，直接双击“Isim simlator”中的“Simulate Behavioral Model”进行仿真。

检查仿真结果是否达到预期设计目标。

Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。集成的设计环境——Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。

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