如何使用ISE配置锁相环pll

首先，在ISE14.4中新建一个工程。

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点击New project...后，会出现create a new project对话框，在标红的方框内起个名字，英文。

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起好名字后，点击next。然后出现如下对话框，根据芯片手册，将标红的部分，设置正确，点击next.

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出现如下对话框，不用修改，点击finish。

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在左上角Hierarchy 方框内，如下图所示。

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在上图方框内，右击，选择New Source，出现如下对话框。先点击Verilog

Module, 再起个名字，再将add to project 勾选上，按照图片内箭头一步步进行。然后点击next。

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出现如下对话框，直接next。

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之后，出现如下对话框，也不用修改，直接点击finish。

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如下图所示，可以开始编写程序设置PLL了。在标红1处填写端口，2处写描述语言。

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如下图所示，红色方框内，为要填写的内容。

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保存后，左上角Hierarchy处，变成如下图所示，鼠标右击pll_test1.v文件。

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右击pll_test1后，点击New source ，出现如下对话框，选择

IP（CORE Generator&Architecture Wizard）,起个名字（此处起名需注意要与程序中子模块名字一致，如本程序，为pll_ip），勾选上add to project ,点击next。

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然后出现如下对话框，选择Clocking Wizard ,点击next，再点击finish。

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出现如下图所示，在标红的部分，修改为所输入的时钟（本例为50），别处不用修改，点击next。

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然后出现如下对话框，在红框1中选择要输出的端口，红框2中修改要输出的值，然后点击next。

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第三页不用修改，直接点击next，第四页与不用修改，直接点击next，第五页也不用修改，直接点击next，第六页也不用修改，点击generate.在下图中标红部分看页数。

OK，到这时就已经完成工作啦，自己添加UCF文件，下载到板子上试试吧。

老六-fpga

首先要写UCF文件。在ucf文件编辑一般格式：NET “端口” LOC = 引脚编号|标准电压。引脚编号看技术手册即可（对应你用的板子的技术手册）。标准电压的话在板子的电路图中可以找到，就是bankX相对应的电压（一般在电路图的最后一页），希望你能采纳。

userwjp-263927

LS说的约束文件的确是一个很简单的方法，管理起来也很容易。

如果你实在不愿意用程序的方式来分配，当然也是可以的。（其实我个人更加推荐约束文件的方式。）

现在的ISE里有一个叫做PlanAhead的工具，可以通过GUI的方式来分配管脚。

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