xilinx ise 9.1怎么加IP Core？

以Windows OS 为例：

<1>[Start]=>[所有程序]=>[Xilinx ISE design Suite v.r]=>[Accessaries]=>[Core Generator]

<2>在{CG}里面，点击[Create New Project],d出对话框，乱起个名字，xyz.cgp,点击[Next]

<3>选芯片[Spartan3]，选型号[xc3s50]，选封装[PQ208]，选等级[-5]。点击[OK]

<4>选组件[Basic Elements]=>选类型[Counters]=>选功能[BinaryCounter]=>双击！框图现

<5>选信号，选步进，选方向，...点击[Next]继续...点击[Finish]

<6>等待...

<7>添加到项目！ 结束！

Sunrise.Yao

QQ:1278020170

Enjoy !

首先，在ISE14.4中新建一个工程。

2

点击New project...后，会出现create a new project对话框，在标红的方框内起个名字，英文。

3

起好名字后，点击next。然后出现如下对话框，根据芯片手册，将标红的部分，设置正确，点击next.

4

出现如下对话框，不用修改，点击finish。

5

在左上角Hierarchy 方框内，如下图所示。

6

在上图方框内，右击，选择New Source，出现如下对话框。先点击Verilog

Module, 再起个名字，再将add to project 勾选上，按照图片内箭头一步步进行。然后点击next。

出现如下对话框，直接next。

之后，出现如下对话框，也不用修改，直接点击finish。

如下图所示，可以开始编写程序设置PLL了。在标红1处填写端口，2处写描述语言。

如下图所示，红色方框内，为要填写的内容。

保存后，左上角Hierarchy处，变成如下图所示，鼠标右击pll_test1.v文件。

右击pll_test1后，点击New source ，出现如下对话框，选择

IP（CORE Generator&Architecture Wizard）,起个名字（此处起名需注意要与程序中子模块名字一致，如本程序，为pll_ip），勾选上add to project ,点击next。

然后出现如下对话框，选择Clocking Wizard ,点击next，再点击finish。

出现如下图所示，在标红的部分，修改为所输入的时钟（本例为50），别处不用修改，点击next。

然后出现如下对话框，在红框1中选择要输出的端口，红框2中修改要输出的值，然后点击next。

第三页不用修改，直接点击next，第四页与不用修改，直接点击next，第五页也不用修改，直接点击next，第六页也不用修改，点击generate.在下图中标红部分看页数。

OK，到这时就已经完成工作啦，自己添加UCF文件，下载到板子上试试吧。

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