请问ISE如何强迫调用FPGA内部DSP资源实现乘法运算

一般可以在板子上同时利用DSP和FPGA。

DSP芯片用c语言编程，容易进行复杂的信号处理算法；FPGA有hdl语言编程，复杂算法难以实现，多进行数据通信接口及简单快速的算法。

虽然目前高端FPGA内部集成了大量的硬乘法器，但是依然难以实现复杂算法，而且价格昂贵。

差不多明白了吧？

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读懂一个Verilog工程代码主要通过以下方面：1、区分好结构，一个工程是由基本的顶层、模块、约束等部分组成的，通常模块都是在顶层中逐一实例化，所以，了解一个工程的结构就是从顶层逐一向下延伸，相当于植物的根系，最底层的模块往往是被“引用”最多的，也是最基础的构成。2、通过代码注释来辅助阅读，一段好的代码必须有70%~80%的注释，方便进行工作交接，以及多人讨论。重点通过代码结合注释，看懂工程师的意图，查找设计不严谨的地方。3、verilog代码实际上就是在画电路图，是一种硬件描述语言，在读代码的同时，头脑中要有电路的概念，知道电路的大概结构是什么样的，每个模块的扇入扇出等。当然，最基本的还是对语法和原理要有较好的基础，否则，很难看懂一些大规模的电路描述。

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