Verilog程序中如何调用子模块？

verilog在调用模块的时候（也称模块实例化），信号端口可以通过位置或名称关联，其形式如下面的例子：\x0d\x0a\x0d\x0amodule and （C，A，B）；\x0d\x0ainput A，B；\x0d\x0aoutput C；\x0d\x0a... \x0d\x0aendmodule\x0d\x0a\x0d\x0aand A1 (T3, A1, B 1)//A1为调用and这个模块的一个加法器，在对A1进行实例化时采用位置关联，T3对应输出端口C，A对应A1，B对应B1。\x0d\x0aand A2（.C（T3），.A（A2），.B（B2））；//在对A2实例化时采用名字关联，C是and 器件的端口，其与信号T3相连，A对应A2，B对应B2

1、首先，在项目上右键，点击New Source创建新的代码文件。

2、选择User Document创建自定义的文本文件。

3、创建好后，在下方切换到Files面板，双击打开该文件，按照自己喜欢的形式输入数据。

4、数据文件写好后，就要编写Verilog测试模块读取该文件并对模块进行测试了。在项目上右键，点击New Source，接着选择Verilog Test Fixture，输入文件名并继续，选择待测模块，接着创建文件。

5、编写以下代码。

6、在仿真模式下运行仿真，效果如图。

1、打开quartus 17.1软件，点击File >New ，新建一个Verilog代码文件

2、点击Insert Temolate对话框

3、找到Verilog部分的模板，打开Full Designs，可以看到很多设计模板。

4、找一个乘法器加法器设计代码例程，点击Insert，将模板粘贴到我们的代码中。逻辑非常合理，竞争冒险的概率很小。

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