仿真结果包括power平面电压分布、IR drop、负载端实际电压值、power loss、电压电流密度、电压电流热点等。
PowerDC软件在win10 cortana搜索即可，或者在Cadence\Cadence_SPB_17.2-2016\tools\bin找到.powerdc.exe，我的是Cadence17.2，16.6可能需要额外安装sigrity，不过后面还有热仿真、PowerSI仿真等，装17.2省事。
1. 打开PowerDC，新建Workspace。
2. 在single-board/package IR dropanalysis下，点击“load a new/diifferent layout”,导入layout的.brd文件（sigrity与cadence完美兼容，不像其他文件需要先转化为.spd文件）。刚导入的板子五颜六色，我们可以在右边的“Net Manager”里面右边点击disable all nets，让板子全暗。
这里我们仿真DDR的power，如图右键电感前端“enable net N3387213"，电感后端"enable net VCC_DDRIO”和地“GND”。
并在net manager里面通过搜索找到N3387213，把它定义为powernet，如图。
3. 设置叠层参数，刚导入的PCB叠层铜箔材料参数非常简洁，不利于仿真，点击左侧的“check stackup”，d出设置窗口，在材料行设置为sigrity自带的copper参数。
4. 设置pad属性，点击旁边的“pad stack”，默认pad的厚度为空，我们依项目实际层厚设置，把下面的单位从mm改为mil，便于观看，厚度我们这里随便设置为1oz，即1.4mil，0.5oz则为0.7mil。按住shift键将前面颜色不为暗（有效）的元件的pad全选都设置为1.4mil。
设置有效via厚度为1mil左右，实际项目按实际情况设置。设置完后点击OK。
5. setup VRM，点击“Set nup VRMs”，依次按如图设置。
6. 设置sink即负载端参数。
7. 设置电感饱和电流等参数
8. 保存workspace文件。
9.运行仿真
10 . 查看仿真结果，在GND信号上右键鼠标“disable net GND”，方便查看。
11.点击左侧3D E-Distributions 3D结果可以查看电流流动静态图和动态图，可以看出在输出端较窄的地方和负载端过孔处电偶密度较为集中。
12. 右边菜单栏，可以选择不同的仿真结果查看不同的仿真结果
13. 输出PowerDC仿真报告，点击左侧“generate report”，输出报告，报告内容可自己勾选。
报告目录
报告重点看的部分
以上只说了大概 *** 作，说详细点太累，读者自己摸索，另外，真正在做项目时，务必要每个参数每个细节把握清楚，不像这样随便。
下一节讲解PowerDCre仿真和PowerSI DDR S参数仿真，敬请期待。
本文学自网易云课堂付费课程《Sigrity仿真实例》-- 作者十四
因为项目需要， 最近在学cadence，虽然之前有所接触，但是并不是非常熟悉，借着项目，对cadence进行了系统的学习与应用，现将自己个人的体会总结如下。我使用的cadence版本是16.6，版本还算比较新，具体的安装以及破解网上一搜一大把，这里就不说了。对于cadence，常用的功能就是原理图绘制和pcb图的绘制，最快的学习方法就是看视频教程，可以参考“于博士cadence教程”，讲的还是比较详细的。
原理图的绘制主要有以下几个步骤:1.原理图库的绘制。cadence中库中不可能将你若需要的器件都包括，所以学会库的制作很重要。2.原理图的绘制，根据你设计的电路，绘制原理图。3.原理图drc检查，检查原理图中是否有错误或者未连接的网络。4.生成boom表。总体来说，原理图的绘制比较简单。
pcb的绘制主要有以下几个步骤:1.元器件封装的制作（这个比较重要）。所以类似华为这样的大公司一般都有专门的人员去进行这项工作。封装设计的合理和正确性直接决定pcb板子的成功，这里推荐大家使用专门的封装设计工具lp wizard,这个工具是依据ipc标准生成的，只要你输入元件的部分参数，软件就会自动生成元件封装尺寸的信息，也可以直接导出cadence格式的封装，还是比较好用的。2.生成网络表，一定要正确无误，有错误和警告一定要更改。3.在allegro中，导入网络表，放置板子外框，禁止布线框，禁止摆放框。4.布局（重要且费时间）。推荐使用原理图交互布局，按照原理图功能模块进行布局。5.设计叠层，设定规则并进行布线工作。这个规则中比较重要的是规则的设置，主要有电气规则，物理规则，间距规则的设置，电气规则主要是对差分对，布线总长以及等长的设置，物理规则是对导线宽度的设置，间距规则是对线间距，线与封装，封装间距等等的规则设置，拉线的话那就是体力活了，当然在布线是可能需要调整布局，这个具体情况具体实施。6.铺铜。7.drc检查检查，这个一定要进行。8.出光绘。导出pcb生产厂家所需要的文件。
好了，cadence基础的使用过程及方法就是这么多，还有他的仿真功能，也是非常实用的，当然，这些都是基础的。它的很多其他功能都有待学习与探索，比如si高速电路设计与仿真，sip设计等等。大家有空可以去eda365论坛看看，上面有很多大牛设计的板子，可以拿来学习和参考，也是非常不错的。
最后，我想说的是学习一门软件最有效的方法就是去应用和使用它，当你用过之后，你会发现原来是这么一回事，哈哈！
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Allegro中四层板使用的线宽、线距规则 原创
2021-11-28 00:14:48
1点赞
一本正经说Allegro
码龄5年
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一、物理规则：
1.默认走线使用4mil线宽；
2.整版使用16D8的VIA；
3.电源走线使用15mil线宽，Neck模式10mil，最大长度200mil；
4.差分对走线使用4.5mil线宽，一般采用5.5mil的线距；
说明：这个四层板对阻抗没有要求，所以差分对走线没有做3W原则，差分线也没有进行阻抗计算；
二、间距规则：
2.1线的间距规则
一般需要设置：
线到线，线到过孔pin，线到器件pin，线到通孔，线到铜皮，线到Hole
除了线到Hole间距需要设置6mil，其他的设置4mil；
2.2 Pin的间距规则
需要设置，通孔pin和表贴pin两栏：
pin to line , pin to thru pin , pin to SMD pin ，pin to Thru via，pin to shape , pin to Hole；
除了pin to Hole设置6mil，其他的都设置4mil；
2.3 Via的间距规则
过孔间距规则同样是需要设置上述六项；
Via to line , Via to thru pin , Via to SMD pin , Via to thru via , Via to shape , Via to Hole；
一般设置4mil，Via to Hole需另外设置为6mil；
2.4 Shape 间距规则：
Shape间距规则同样是需要设置上面六项：
Shape to line , shape to thru pin , shape to SMD pin , shape to thru via ,
shape to shape , shape to Hole；
一般设置为4mil，但是Shape to shape 需要设置为10mil；
shape to Hole 需要设置为6mil；
2.5 Hole间距规则：
Hole间距一般设置为6mil；
三、电气规则：
在这个四层板中，创建的电气规则主要是差分对和等长；
差分对：由于差分对已经在物理规则里面设置好，所以，这个四层板差分对设置为5mil即可；
差分对一般比较的是两条差分线的长度，所以要求比较高，控制在5mil误差，差分走线一般都是两条线一起走线；
等长：在物理规则设置中，通过原理图可看出，TF卡并没有要求差分走线，但Data 和CLK需要做等长走线要求，所以在物理规则中，TF卡走线采用的是Default，但是在电气走线时，就必须要对Data和CLK走线做等长要求；
等长走线，在走完线后，需根据规则对需要做等长的线进行绕线，可以通过电气规则里面，右键Analyze分析，一般取最长的线为基准线，然后对其他的进行绕线
面试时候，当问到DDR等长取基准线时，
理论的回答：数据线取DQS0为基准，地址线取CLK为基准
但实际项目往往最长的走线不一定为理论的基准线，所以在实际项目中，往往是通过Analyze，然后取最长的走线为基准线，其他的线绕长，向最长线的长度靠近，以便满足DRC要求；
原因：走线最长的改短困难，短的线可以绕长
长的短不了，短的可绕长
差分对截图：
等长截图：
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allegro布线完成后如何修改线宽_wiwa的博客_allegro改变...
1.在find栏里选择Cline2.在PCB中选择要改的导线,点击右键,选择Change Width 3.在对话框中输入你想要的线宽 3如果要改变整个导线中某一段导线的宽度 1.在find栏里选择Cline Segs 2.在PCB中选择要改的导线,点击右键,选择Change 3...
Cadence Allegro全局修改线宽和线距约束图文教程及视频演示
在使用Allegro软件进行线宽线距等约束规则的设置时,需要设置很多类型的线宽值或距离值,而多数情况下我们只需要设置1个数值即可,这样一个一个输入进行设置的话就会比较费时。本文减少一种全局修改某个线宽或者线距的方法。
allegro16.6-规则设置
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最新发布 Allegro中的NET到NET之间的间距设置-网络之间的间距
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Allegro中规则开关设置
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cadence allegro - 四层板设置 ……F
打开叠层工具 添加层
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Allegro PCB 如何测量距离？比如走线之间的距离
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cadence allegro - PCB走线 线宽、线距
PCB设计的线宽、线距该注意什么问题？小白容易忽视这几点 线路 对于设计师来说，我们在设计的过程中不能只考虑设计出来的精度以及完美要求，还有很大一个制约条件就是生产工艺的问题。板厂不可能为了一个优秀的产品的诞生，重新打造一条生产线。 所以我们要学习苏联式的设计经验——在现有生产条件下堆出最优良的产品。包括电路板层数，厚度，孔径，最小线宽线距，铜厚等基本参数要求；也包括板材类型，表面处理，特殊加工等特别要求。一般在PCB加工的时候，分测试用的打样加工，以及最终成型的批量产品加工。对于设计师来说，有.
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ALLEGRO的约束规则的设置教程，手把手教你！
约束规则的设置 分三步, 定义规则(一、基本约束规则设置:1、线间距设置2、线宽设置3、设置过孔4、区域约束规则设置5、设置阻抗6、设置走线的长度范围7、设置等长:7.1、不过电阻的NET 等长7.2、过电阻的XNET 等长7.3、T 型等长8、设置通用属性9、差分规则设置:9.1、创建差分对9.2、设置差分约束10、Pin Delay.二、高级约束规则设置:11、单...
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allegro线宽
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