如何新建Quartus工程

相对于VC，VB，Protel等软件的新建工程来说，新建quartus II工程不是一件简单的事，quartus的工程建立起来要复杂的多，因为它不仅仅是填写文件名和存储地址这么简单，还包括选择器件和设置仿真，时钟等一些列的问题。

启粗判动QuartusⅡ软件后默认的界面主要由标题栏、菜单栏、工具栏、资源管理窗口、编译状态显示窗口、信息显示窗口和工程工作区等部分组成。

标题栏：标题栏中显示当前工程的路径和工程名。

菜单栏：菜单栏主要由文件（File）、编辑（Edit）、视图（View）、工程（Project）、资源（Assignments）、 *** 作（Processing）、工具（Tools）、窗口（Window）和帮助（Help）等菜单组成。

工具栏：工具栏中包含了常用命令的快捷图标。

资源管理窗：资源管理窗口用于显示当前工程中所有相关的资源文件。

工程工作区：当QuartusⅡ实现不同的功能时，此区域将打开对应的 *** 作窗口，显示不同的内容，进行不同的 *** 作，如器件设置、定时约束设置、编译报告等均显示在此窗口中。

编译状态显示窗口：此窗口主要显示模块综合、布局布线过程及时间。

信息显示窗口：该窗口主要显示模块综合、布局布线过程中的信息，如编译中出现的警告、错误等，同时给出警告和错误的具体原因。

步骤/方法

执行菜单命令【File】-【New Project Wizard…】，创建工程向导。

设置工程文件夹及工程名，在What is the working directory for this project?下选择项目存储地址工作目录，What is the name of this project?下填写工程名，最后一栏填写顶层岩亩改文件名。

添加已存在文件（可选），在【File name】下选择已经存在的工程项目，利用【Add】或【Add all】命令添加文件到新工程，点击【Next】

选择器件，【Device family】-【Family】下选择你要使用的FPGA芯片系列，这里我选择ALtera公司的Cyclone系列，并在【devices】下选择耐销具体芯片型号，点击【Next】

设定第三方工具，【Design Entry/Synthesis】选择逻辑综合工具，这里可以不填，直接使用Quartus默认工具，【Simulation】下选择仿真工具，这里一般需要配套安装Modelsim，点击【Next】

显示设置信息，显示了项目路径，项目名，顶层文件，芯片系列型号等设置信息，在检察符合需要后点击【Finish】，完成向导新建工作。

工程建立完成，可以再【资源管理窗口】查看刚刚新建的工程项目。

1、首先，打闹带开Quartus II 应用程序，并选择创建新工程按钮。

2、这一液袜芦步骤不需要修改任何参数，直接下一步即可。

3、修改保存路径以及工程名称。工程名称不能任意的命名，要和程序当中的实体名保持一致。

4、然后选中加进去的文件名，点击好岁下一步即可。

5、这一步需要我们选择器件，在Family框中选择系列，或者具体选择一个器件。

6、到了这工程就建好了，直接点击完成按钮就是了。

使用步骤：

一、建立工程.

1、「File」→「New Project Wizard」开始新工程的建立设置。『NEXT』

2、指定project的路径，和project的名称，顶层文件的名称（一般与工程名相同）。

3、指定project中要include 的文件。

4、选择project中要使用的一些EDA TOOLS。

5、选择所使用的器件的家族“family” 和具体型号。

6、『finish』 完成工程的设置。

二、输入文件. 在工程中新建设计文件：清哗图形文件“Block Diagram/Schematic File”，Verilog语言文 件“VerilogHDL File”

1、完成工程文件的输入,若答改行为顶层文件，则文件名应该保存为与工程名相同。

2、编译设置:「Assignment」→「Compiler Settings Wizard」→「Next」

3、根据编译窗口的提示修改错误。

4、编译后会生成编译报告“Compilation Report”会分成如下几项：

(1) Analysis＆Synthesis语法检查，把大电路转成较小的元件

(2) Fitter 器件资源利用情况，引脚分配情况等

(3) Assembler 连线各元件

(4) Timing Analyzer 时间分析

三、仿真. 完成工程文件的编译、综合、时间、分析后就可以建立波形仿真文件进行功能仿真

1、建立仿真文件

「File」→「New」→「Other Files」→「Vector Waveform File」→「OK」

2、选择输入输出引脚

Edit→「Insert Node or Bus」→「Node Finder」，在「Filter」处选择「Pins:all」，再按下「 >>」将所有选中的引脚添加到“Seleted Nodes”框，点「OK」→「OK」完成引脚添加。可通过右键 修改引脚的显示方式、属性、初始值等参数。

3、仿真时间、栅格的设置

Edit→『End Time』 设置仿真结束的时间， 『Grid Size』设置每个栅格表示的时间。仿真时间是 以建立仿真文件时给出的结束时间为准，仿真设置“Wizards”中设定的End Time没用。

4、仿真编译设置

『Assignments』→『Wizards』→『Simulator Settings Wizard』→选择当前要仿真得文件

仿真文件做好后还要将其设置为当前仿真文件，才可以开始仿真。因为有时一个工程需要建立多个 仿真文件，这就需要通过设置确定仿哪个文件了。在选择仿真类型“Type of simulation”时，“ timing”代表考虑延时，“functional”表示功能型的仿真。

5、先编译后仿真

『Processing』→『Start Compilation＆Simulation』

6、仿真结束后会生成仿真报告“Simulation Report”

仿真结果并不是出现 在所建立得仿真文件中，在仿真报告中有独立的仿真结果。

仿真的结果总是与当前的工程文件相对应，工程文件改变后要重新仿真后才有意义。

四、将工程模块化，利用图形设计文件建立更大的工程

模块工程文件（“Block Diagram/Schematic File”或“Verilog HDL File”）编译仿真成功后就可以 将其模块化，然后在更高层次将各个模块级联起来，构成更大得工程。

1、模块化

『File』→『Creat/Updata』→『Creat Symbol Files for Current File』 然后编译器会自动将当前工程完整得编译一遍，然后生歼卖产图形模块，放在存放当前工程的文件夹里。

2、更大的工程

（1）建立工程文件

「File」→「New」→「Device Design Files」→「Block Diagram/Schematic File」→「OK」

（2）输入元件

右键→『Insert』→『Symbol』→可以在库文件中选，也可以通过“浏览”将已经建立图新模块的 工程加载进来。

（3）连线

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