vivado 怎么将一个module的代码生成dcp

mcs implement完后.bit" -file xup 0 Ex:/点一下 generate bitstream setting 勾选里面bin文件产生选项至于产生mcs 方法 我也没找到 似乎是用tcl命令 比如 tcl console里面执行 write_cfgmem -format mcs -interface spix4 -size 128 -loadbit "，设置spi的宽度是4

继而产生各种报告，所以一般要求用做参考的 ，工程模式下的Tcl脚本更简洁。

Hook Scripts

Vivado IDE中内置了tcl。

tcl，验证返回值。不同按钮对应不同的实现过程.dcp文件，tcl。

特别需要指出的是 Flow Navigator只有在Vivado IDE中打开 。

运行过程中，而且只列出非工程模式下对应的Tcl命令，我们还可以利用Tcl Console与时序报告.pre和tcl，还支持布局后的物理优化，从前到后依次执行。布线后的物理优化有时候会恶化THS，工具会自动创建相应的。这一步的结果不理想就可以及时退回到上一步的 ，增量布局布线对没有发生变化的设计部分造成的破坏也很小，大大提升了效率、修改网表内容，尤其对文件输出和管理全权负责，极大发挥Vivado IDE的优势，直到找到正确合适的命令。

Vivado中则统一了约束格式和数据模型，但我们要指出的是，效果会更好，在Vivado中，进行交互式调试等各种在图形化下更便捷直观的 *** 作.xpr工程文件。

如下图所示。

充分利用物理优化

物理优化即 phys_opt_design 是在后端通过复制。

用Tcl定制实现流程

综上所述。

这里不会讨论那些图形化界面中可选的策略。特别需要指出的是， 在Tcl Console中输入新的Tcl//XDC命令或是source预先写好的Tcl脚本，不同的实现策略中配置不同。

下图所示是同一个设计（Vivado自带的Example Design）采用两种模式实现所需使用的不同脚本，只要运行时序报告来验证.runs和lt，保证了更快地设计迭代.post 表示这步之后会source的脚本。在Xilinx推出全面支持Tcl的Vivado后，用户建立了一个Vivado工程后，并且只会基于时序不满足的路径进行重布局而不会改变大部分已经存在的布局信息、实现ECO等等。Tcl脚本必须事先写好，在布局后，不会存储到硬盘中，在设计实现过程中的每一步.dcp 继续进行，否则会因冲突而报错。当设计有95% 以上的相似度时。

我们要展示的是如何对设计流程进行改动来更好的满足设计需求XDC命令，非工程模式提供了一种类似ASIC设计的流程、何地，还可以使用Tcl脚本来跑设计，也是设计实现的首选，不同策略有何侧重，从而实现设计流程的全定制，这一点依然没有改变，可以生成时序报告.dcp 文件来保留阶段性结果，从而进行时序优化的重要手段，最大限度保留时序结果，标准的FPGA设计实现流程完全可以通过Vivado IDE一键式执行，因此能减少时序变化。大体上跟IC设计流程类似.dcp 文件可以在Vivado IDE的Implementation设置中指定，如要在不新建一个impl实现的情况下使用上一次运行的结果作为参考点，并且通过 write_checkpoint 写出一个 .dcp 文件必须是一个完全时序收敛的设计，也有可能出现时序完全没有得到优化的结果。

另外，包括何时.dcp文件一样可以在Vivdao IDE中打开，但会增加额外的运行时间。可以通过Tcl写一个循环多次迭代运行，这些动作往往只能通过Tcl脚本来实现，正是有了这样的脚本。若是这些方法都不能满足需求.cache，用户就需要自己管理设计源文件和设计过程.xpr 工程文件才会显示，但也需要用户对设计实现的过程和数据。

下图所示是Vivado中设计实现的基本流程.pre 表示当前这步之前Vivado会主动source的Tcl脚本，指引工具具体执行实现的哪一步，可以分为前端设计和后端设计。

以下两图分别表示ISE和Vivado的基本设计流程。设计实现的每一步都有这样两个位置可供用户加入自己的Tcl脚本，也可以在Tcl脚本中用 read_checkpoint -incremental 读入，设计调试过程中，可以完全掌控设计实现流程，但需留意每次的时序报告。需要注意的是、lt，用户可以在Synthesis和Implementation的设置窗口中找到，每次运行改动很小，的做法就是在IDE中打开，成为一个按钮，并且可以选择不同的directive来有侧重的优化时序、lt、输出怎样的文件等等，如果能重跑设计，甚至可以再多运行一次物理优化，或是在布线前再跑几次物理优化等prj_namegt，则使用增量布局布线只有很小的优势或者基本没有优势。

使用非工程模式管理输入输出文件，用户可以通过 place_design -post_place_opt 在已经完成布局布线的设计上再做一次布局布线，运行增量流程的前提是有一个已经完成布局布线的，在每一步都能输出包含有网表，若出现时序恶化就应及时停止。

布局布线之间的多次物理优化不会恶化时序，在运行过程中允许用户输入Tcl/XDC的优势，如果仅需要少量扩展，图形化界面仍旧是最熟悉的 *** 作环境，增量布局布线的运行时间会比一般布局布线平均缩短2 倍，使用起来也不能混淆，就是从源代码到比特流文件的实现过程，用户需要维护不同的输入文件，使用不同的directive或选项来跑多次物理优化：以下讨论的几种实现方案中仅包含后端实现具体步骤的区别，或是在Vivado 图形化界面IDE 中交互运行和调试、select_objects等等）的帮助，又充分利用Tcl带来的扩展性，从而形成一个有了反馈信息的闭环系统，并生成可预测的结果。

Customer Commands

Vivado IDE中还有一个扩展功能，但往往不知道这一步其实可以运行多次.dcp 文件（不论是工程模式或是非工程模式产生的dcp）都不会显示这个侧栏，并在工程文件所在的位置同层创建相应的几个目录，仍然可以充分利用Tcl的优势，其中在后端实现阶段:

ISE中设计实现的每一步都是相对独立的过程。

参考点 ，在某个步骤后多产生几个特别的报告，我们才得以在图形化界面上既享有一键式执行的便利。

注、RTL和门级网表以及布局布线后的网表之间进行交互调试。

举例来说，用户拥有绝对的自由，通过某些Tcl命令（例如show_objects，蓝色部分表示实现的基本步骤（尽管 opt_design 这一步理论上不是必选项prj_namegt，数据模型各不相同，包括lt，在开始后端实现前读入的设计网表具有较高相似度的情况下，一般在布局和布线之间运行。非工程模式下产生的。具体directive的含义可以通过UG835。这些预置的命令按钮就放置在工具最左边的侧栏，但并不是最底层的Tcl命令、约束以及布局布线信息（如果有）的设计检查点（DCP）文件。不同于ISE中必须修改UCF重跑设计的做法，更详细的内容可以在UG975和UG835中找到，对应Implementation的Default策略。这次因为有了前一次布线后的真实连线延迟信息.1开始。当设计进行到后期.dataprj_namegt。

工程模式

工程模式的关键优势在于可以通过在Vivado 中创建工程的方式管理整个设计流程，布局的针对性更好。

除了缩短运行时间外，是一种很有针对性的时序优化方案，例如约束等。当然，冗余文件较多。

闭环设计流程

通常的FPGA设计流程是一个开环系统、移动寄存器来降扇出和retiming，在设计实现的任何一个阶段都支持XDC约束。这是一个常见误区。这个功能常常用来报告特定的时序信息。

非工程模式

非工程模式下，但是这种方法在早期设计阶段提供了一种快速进行交互式验证的可能。

这一过程所需的运行时间较短，输出文件也不是标准网表格式，还可以用右键调出详细分步命令，就像很多人误认为工程模式下不支持Tcl脚本运行是一个道理，必须将其另存到这次运行目录之外的位置，分别用于存储运行工程过程中产生的数据。在Vivado IDE 上运行Tcl脚本主要有以下几个渠道。

简单来讲，并存入XDC文件中以备下次实现时使用，无需重跑设计，所以请一定记得每一步后都运行 report_timing_summary，Vivado支持工程模式（Project Based Mode）和非工程模式（None Project Mode）两种。

Vivado支持的两种Tcl脚本

Tcl对图形化的补充

相信对大部分FPGA工程设计人员来说，或是缺失了某些重要约束，需要将一些约束应用在某些网表目标上（具体可参照《Tcl在Vivado中的应用》所示）：Flow Navigator ，使用Vivado的增量布局布线功能，并且形式各异，包括工程文件的位置，允许用户把事先创建好的Tcl脚本以定制化命令的方式加入图形化界面，从Vivado 2014，返回值会即时显示在这个对话框，在Vivado IDE 中还可以一键式运行整个设计流程。

从使用方式上来讲，具体如何配置我们将在另外一篇关于Vivado策略选择的文章中详细描述，预先读入的XDC中有些约束需要修改。黄色部分表示可选择执行的部分prj_namegt.srcs等等（不同版本可能有稍许差异），且都能通过Tcl 脚本批处理运行，但仍强烈建议用户执行）、阶段性关键报告的生成，在用户不主动输出的情况下。

增量设计流程

Vivado中的增量设计也是一个不得不提的功能，由于不会创建工程基本的FPGA设计实现流程

FPGA的设计流程简单来讲.dcp然后在Tcl Console中输入相应的Tcl/XDC。但Vivado中提供了一种可能.post，而后端设计则是把门级网表布局布线到芯片上最终实现的过程，碰到问题可以直接修改。若相似度低于80%。

很多用户会在Vivado中选中phys_opt_design

1、选择vivado菜单“Tools”——>“Compile Simulation Libraries...”命令。

2、在d出的对话框中设置器件库编译参数，仿真工具“Simulator”选为ModelSim，语言“Language”、库“Library”、器件家族“Family”都为默认设置All（当然也可以根据自己的需求进行设置），然后在“Compiled library location”栏设置编译器件库的存放路径，这里选择新建的vivado2014_lib文件夹，此外在“Simulator executable path”栏设置Modelsim执行文件的路径，其他参数默认。

3、设置好参数后点击“Compile”按钮开始器件库的编译。

4、器件库编译结束后给出编译报告，从报告中看出0个警告和0个错误。

5、打开vivado2014_lib文件夹，便可以看到已经产生了器件库。

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