如何在VIVADO中编译仿真库

1、选择vivado菜单“Tools”——>“Compile Simulation Libraries...”命令。

2、在d出的对话框中设置器件库编译参数，仿真工具“Simulator”选为ModelSim，语言“Language”、库“Library”、器件家族“Family”都为默认设置All（当然也可以根据自己的需求进行设置），然后在“Compiled library location”栏设置编译器件库的存放路径，这里选择新建的vivado2014_lib文件夹，此外在“Simulator executable path”栏设置Modelsim执行文件的路径，其他参数默认。

3、设置好参数后点击“Compile”按钮开始器件库的编译。

4、器件库编译结束后给出编译报告，从报告中看出0个警告和0个错误。

5、打开vivado2014_lib文件夹，便可以看到已经产生了器件库。

vivado安装如下：

首先下载vivado webpack installer,目前最新版本为2019.1。

开始安装，可以选择VIvado HL Webpack版本点击next继续安装。

接下来的一步可以使用默认选项继续安装，但是这样占用的存储空间比较大。也可以使用如用所示的最小安装方式。

接下来就是比较漫长的安装过程了。你可以先做其他事情，等会再来瞅一下。

Vivado使用

本使用指南将指导读者在 Xilinx Vivado 环境下，使用 Verilog HDL 语言设计一个简单的数字电路样例。

一个典型的设计流程包括创建 model，创建用户约束文件，创建 Vivado 项目，导入已创建的model，编译约束文件，选择性调试运行时的行为仿真，综合你的design，实现design，生成 bitstream 文件，最后将 bitstream 文件下载到硬件中，并确认硬件能否正确的实现功能。

读者即将学习的设计流程将基于 Artix-7 芯片的 Basys3 基板和 Nexys4 DDR 基板。

一个典型的设计流程如下图所示，画圈数字的顺序将和本指南中的指导步骤的顺序一致。

vivado里，新建的simulation不能和源文件关联起来，就是新建的simulation文件是空模块，不像ISE中那样新建完test会直接把源文件纳为子模块，能把源文件顶层文件与软件测试新建文件关联！

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