如何使用vivado isim仿真

使用vivado isim仿真的方法和过程如下：

1) 测试平台建立；

a) 在工程管理区点击鼠标右键，d出菜单选择New Source，d出界面； b) 输入文件名，选择Verilog Test Fixture，打钩add to project，单击NEXT；

c) 选择要仿真的文件，点击NEXT；

d) 点击“FINISH”，就生成一个Verilog测试模块。

ISE能自动生成测试平台的完整构架，包括所需信号、端口声明以及模块调用的实现。所需要完成的工作就是initial….end模块中的“//Add stimulus here”后面添加测试向量生成代码。

这里给出示例测试代码，将其添加于//Add stimulus here处

#100

SW = 7

#100

SW = 11

#100

SW = 13

#100

SW = 14

2) 测试平台建立后，在工程管理区将状态设置为“Simulation”；选择要仿真的文件名，

过程管理区就会显示“Isim simlator”；

3) 下拉“Isim simlator”，选择“Simulate Behavioral Model”，单击鼠标右键，现在“Process Properties”可修改仿真远行时间等。

4) 修改后，直接双击“Isim simlator”中的“Simulate Behavioral Model”进行仿真。

检查仿真结果是否达到预期设计目标。

Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。集成的设计环境——Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。

        Locked信号是用来观察pll输出时钟是否和输入时钟锁定。当锁定时，这个Locked信号就变为高电平。

        gated lock：当这个pll刚开始跟踪输入时钟时这个Locked信号又可能会发生跳转，为了避免这种错误的指示，我们就使用gated lock信号。这个gated lock信号其实和locked信号是同一个，locked信号多了个计数功能后就叫做gated lock了。

         就是在pll被初始化之后，让gated lock依旧保持低电平多少个周期，以此来解决下面图片中的问题：

        这图片中locked在pll开始跟踪输入时钟的时候一直在抖动，而gated lock因为设置了上面周期后，开始阶段始终为low，直到到达counter值后变为高电平，这就避免了locked的抖动。所以gated lock信号更加稳定。

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