差分部分方法和普通布线是一样的,一般用手工布线
只是因为差分线的特殊性,一般要规定两条差分线长度一致,走线过程中枯和枯线宽和线距都必须一致
一般可以把栅格设置的小一点手棚行动控制距离,后期在微调长度
如图是DDR2的差分时钟例子
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一般设置显示栅格和捕捉栅格都为1mil,这样就比较容易走线没洞了,间距好控制了些
1.在logic原理图中举扒弯添加该元件此迅2. 在logic中,点击tools/ pads layout link
3. 选折open 打开你已经画的layout文件
4. 在d出的pads layout link对话框中,选择design页面,点击eco to pcb
5. 在layout文件中找到添加的元件,完成走线连接。
以上方式正闷无需导入网络表。
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