低功耗6管SRAM单元设计方案

　　 引言

　　在传统6T-SRAM结构里，数据存储节点通过存取管直接连接到位线上。这样在读过程中，由于存取管和下拉管之间的分压作用会使存储节点数据受到干扰，另外由于这种直接读/写机制会使存储节点很容易受到外部噪声的影响从而可能导致逻辑错误。

　　除了数据的稳定性问题之外，不断增大的芯片漏电流也是另一个需要考虑的问题。在现代高性能微处理器，超过40%的功耗是由于泄漏电流引起的。随着越来越多的晶体管集成到微处理器上，漏电功耗的问题将会更加突出。此外，漏电是待机模式下惟一的能耗来源，SRAM单元是漏电流的一个重要来源。

　　本文在分析传统6T-SRAM基础上，并基于以上考虑，提出了一种高可靠性低功耗的新6管SRAM单元。由于读电流与噪声容限的冲突，这个结构采用读/写分开机制，将存储节点和读输出分开，从而不会使位线的波动干扰到存储节点的值;另外，每次读或写过程中，只需要一个位线参与工作，因此相比较而言，降低了功耗，仿真结果显示这种结构读/写速度也和普通6管SRAM相差无几。

　　1 6T-SRAM存储单元简介

　　6管存储单元结构如图1所示。

　　

 

　　1.1 6管单元结构及工作原理

　　6T-SRAM单元结构晶体管级电路如图1所示，它由6个管子组成，整个单元具有对称性。其中M1～M4构成双稳态电路，用来锁存1位数字信号。M5，M6是传输管，它们在对存储器进行读/写 *** 作时完成将存储单元与外围电路进行连接或断开的作用。对单元的存取通过字线WL(Word Line)使能，字线WL为高电平时传输管导通，使存储单元的内容传递到位线BL(Bit Line)，单元信息的反信号传递到位线

，外围电路通过BL和

读取信息。写 *** 作时，SRAM单元阵列的外围电路将电压传递到BL和

上作为输入，字线WL使能后，信息写入存储单元。

 

　　1.2 静态噪声容限SNM

　　静态噪声容限SNM是衡量存储单元抗干扰能力的一个重要参数，其定义为存储单元所能承受的最大直流噪声的幅值，若超过这个值，存储节点的状态将发生错误翻转。随着数字电路不断发展，电源电压VDD逐渐变小，外部噪声变得相对较大。如图1所示的6T-SRAM，在读 *** 作中有一个从存储节点到位线BL的路径，当存取管开启，BL和存储节点直接相连。因此，外部的噪声很容易破坏数据，噪声容限受到前所未有的挑战。

　　2 新型6T-SRAM存储单元简介

　　针对以上问题，提出一个新型6T-SRAM存储单元结构，如图2所示。NMOS管M5和M6负责读 *** 作，NMOS管M1，M4，PMOS管M2，M3完成写 *** 作，读/写 *** 作的时候只有1个位线参与工作，因此整个单元功耗减小很多。

　　

 

　　(1)空闲模式

　　在空闲模式下，即读 *** 作和写 *** 作都不工作的情况下，当O存在Q点时，M3打开，Qbar保持在VDD，同时M2，M4是关闭的，此时Q点的数据0可能受到漏电流IDS-M2漏电堆积，从而在Q点产生一定电压，甚至可能导致Q点数据翻转，产生错误逻辑。因此要利用M1管的漏电流，主要是M1的亚阈值电流，为了这个目的，需要在空闲模式下将位线

拉到地，同时将字线WL保持在亚阈值工作的条件下，这样就可以无需刷新正确存储数据0。当1存在Q点时，M4，M2打开，在Q和Qbar之间有正反馈，因此Q点被M2管拉到VDD，Qbar被M4管拉到地，但是此时M1管是处在亚阈值条件下，因此有一条路径从VDD到

，这会导致Q点数据不稳定，甚至有可能翻转，由于流经M2的电流远远大于流经M1的电流，数据相对还是比较稳定的。另一条位线BL拉到地，在空闲模式下读路径这端漏电流很小，可以忽略。

 

　　(2)写循环

　　写1 *** 作开始，WL高电平打开M1管，读控制管RL关闭，

充电使得

=1，BL=0，Q点开始充电到1(此时由于NMOS管传递的是弱1)，从而打开M4管，使Qbar=0，同时正反馈打开M2管，将Q点保持在强1;相反，写0 *** 作的时候，位线

放电到

=0，打开字线WL，Q=0，同时打开M3管，Qbar=1。在结束写 *** 作后，单元进入空闲模式。

 

　　(3)读循环

　　读 *** 作主要由M5，M6管负责，Qbar连接到M5管的栅极，BL充电到高电平。读1的时候，Q=1，Qbar=0，M5关闭的，因而灵敏放大器从BL读出的是1;当读0 *** 作的时候，WL字线关闭的，RL开启，Q=0，Qbar=1，管子M5开启，M5管和M6管共同下拉BL，读出数据0。在结束读 *** 作后，单元进入空闲模式。