AD8150数字交叉式转换开关

AD8150数字交叉式转换开关

AD8150是ANALOG DEVICES公司生产的数字交叉式转换开关,它具有1Gbps的高数据通过率、低功耗、完全差动、PECL和ECL兼容等优良性能。文中介绍了AD8150的主要特点、引脚功能、内部电路和工作原理。最后介绍了它的接口设计方法。

    关键词：转换开关 完全差动 转换矩阵 AD8150

1 概述

AD8150是一个巨大的开关矩阵（33×17）,它功耗小于1.5W,并可在超过每端口1.5Gb/s的速率下运行,而且,AD8150的价格低廉,因而适用于高清晰度电视、SD数字视频以及OC-24光学网络转换等方面的应用。

AD8150的供电电压灵活,可以实现PECL和ECL的数据电平 *** 作,它可在+3.3V的电压下运行,因而可进一步降低功率。其控制接口与CMOS/TTL兼容（+3V～+5V）。当允许使用较小的单端电压振幅时,它的全差动信号路径可减小抖动和交调失真。AD8150采用184脚LQFP封装,工作温度为0～85℃。

此外,AD8150还有如下主要特性;

●价格低廉;

●具有33×17开关阵列,可完全差动式工作;

●具有大于1.5Gb/s的每端口反向不归零制数据速度;

●供电范围可在+5V,+3.3V,-5V,-3.3V中选择;

●低功耗电流使能输出时为400mA;

非使能输出时为300mA;

●与PECL和ECL兼容;

●CMOS或TTL控制输入：+3V～+5V;

●抖动小于50ps p-p;

●无散热要求;

●输出电流可编程,可以优化负载阻抗,并可由用户控制负载电压,以使电源消耗最小;

●总线和建立可单独使能输出;

●具有双排锁定功能;

●具有缓冲输入功能;

●采用184管脚LQFP封装;

●可应用于高清晰度电视和SD数字视频（电视）以及光纤通信转换等方面。

2 工作原理及引脚说明

2.1 工作原理

AD8150的内部框图如图1所示,它的控制接口可接收和存储33个输入信号及17个输出信号,该接口包括17行双精度的7位锁存器,每行输出一路信号。存储在这些锁存器中的7位数据用来控制连接33个输出中的某一个。

通过设置输出地址可将所需连接的数据写入到第一级锁存器中,这样可以预先编程使开关一次只输出一路信号。此过程可以反复进行,直至每一个输出的变化均被编程后,再通过从第一级锁存器把数据传输到第二级锁存器即可编程所有输出连接。需是说明是的：只有第一级锁存器的数据完全置入第二级之后,连接才有效。

为满足系统分辨率的需要,第二级锁存器的数据可以从控制接口读回。

任何时候都可以将一个复位脉冲加到控制接口上,这样可以使第二级中适当的特征数据复位,但这时17个信号均不可输出。这一性能可以避免在系统启动时发生输出总线竞争现象。进行此 *** 作地,第一级数据保持不变。

接口控制引脚可借助于逻辑电平转换器进行连接,并且允许控制接口的编程和读 *** 作使用不同于信号矩阵的逻辑电平。

为了方便多个器件的地址译码,设器件配置了一个片选引脚。只有在片选引脚有效时,所有逻辑信号（除复位脉冲）才有效。片选引脚只能使控制接口停止工作,并不影响信号矩阵的信号传输。片选引脚不会使任何锁存器掉电,存入锁存器的所有数据均被保存。

所有控制引脚均为电平触发,而非边沿触发。

2.2 管脚说明

A4～A0输入：输出地址引脚。通过这5个输入引脚的状态可决定17个输出中的某一个是补编程还是补读回。其最高有效位为A4。

D6～D0输入/输出：设置数据输入引脚。在进行写 *** 作时,通过引脚D6～D0的二进制编码数据来决定33个输入中的哪一个连接到A4～A0指定的输出脚上。最高有效位是D5,最低有效位是D0。D6为使能位,它若为高电平,则可使指定输出信号为使能状态;若为低电平,则使之为高阻态。

在读回模式下,引脚是低阻抗输出,表明数据字节已存入第二级锁存器中,可以在A4～A0所指定的引脚上输出。读回驱动器只用于驱动高阻态,所以在读回模式下连至D6～D0的外部驱动器应置于禁止态。

WE输入：第一级写使能引脚。置此引脚为低电平可将D6～D0引脚的数据存入到A4～A0指定的输出脚的第一级锁存器中。该引脚在一个写循环之后必须回复至高电平,以免第一级数据被覆盖。

UPDATE输入：第二级写使能引脚。置此引脚为低电平,可使17个第一级锁存器中的数据传输到第二级锁存器中。当第二级锁存器的数据改变时,信号连接矩阵将重新被编程。这是一个共用脚,一次可传输17行全部数据,且不需对地址引脚进行编程。但应注意：上电时的第一级数据未定义。因此,在进行第一个UPDATE循环前必须提前设设17个输出。

RE输入：第二级读使能引脚。置此脚为低电平可以激发双向D[6:0]引脚上的驱动器进入读回 *** 作模式。如果通过A4～A0脚选择一个输出地址并使RE置低电平,那么存储在第二级锁存器中的输出地址的7位数据将被写入到D6～D0引脚中。在读回模式下,数据应从外部写入D6～D0引脚。RE引脚和WE引脚要吧同时工作而不互斥,但此时在读回模式下,数据不能从外部写入到D6～D0引脚。

CS输入：片选引脚。从逻辑接口上（除了RESET引脚）读取或接收数据时,CS引脚应置低电平。此引脚对信号无影响,也不改变已存储的任何数据。

RESET输入：共用输出禁止引脚。若RESET为逻辑低电平,则不论其他引脚的状态如何,17个第二级锁存器的D6均复位。这样可立即禁止在变换电路中的17个输出信号。当AD8150用在一个有关联输出信号对的系统中时,上电时应保持RESET脚为低电平。否则,上电后会产生多个输出信号的竞争。RESET引脚不受片选引脚的控制,也不对包含未定义数据的第一级锁存器编程。

3 控制接口

图2为AD8150的控制接口电路,该电路有两个供电引脚,即VDD和VSS。当正电位和负是之间的电压位于3V到5V之间时。阈值电平高于VDD约1.6V,因此,接口可用于大多数CMOS和TTL逻辑驱动器。信号转换电路的供电引脚VCC和VEE可以独立于VDD和VSS来进行设置,但它服从VCC和VDD的约束且（VDD-VEE）应小于10V。表1给出了控制口的真及其基本功能。

表1 基本控制功能

控  制  引  脚

功       能

RESET CS WE FE UPDATE 0 X X X X 共用复位：使第二级锁存器的所有使能位复位为0（禁止所有输出） 1 1 X X X 控制禁止：忽略所有逻辑（信号矩阵仍按设定功能工作）。D[6:0]为高阻态 1 0 0 X X 信号输出预先设定：从输入数据总线D[6:0]将输入状态数据写入输出地二总线A[4:0]所指定的第一级锁存器中 1 0 X 0 X 信号通道读回：从第二级锁存器将输入状态的数据读到数据总线D[6:0]以供输出地址总线选定的信号输出使用 1 0 X X 0 完全更新：新17个第一极锁存器中的输入状态数据复制到第二极锁存器中,并更新连接所有输出的信号矩阵 1 0 0 0 1 第二级到第一级的复制实例：可以实现从第二级连续读回数据并写入第一级。此 *** 作在完全复位之前有效,但17个输出必须一次复位为1 1 0 0 1 0 典型写和更新实例：可以实现直接写入数据到第二级。当不需要进行同步信号矩阵更新时,此 *** 作将简化逻辑

4 接口设计

AD8150是一个数据速度高达每端口1.5Gbs的33×17的差动式转换开关。采用5V（Vcc）供电时,它支持与PECL兼容的输入和输出电平,当采用-5V供电（Vcc=GND,VEE=-5V）时,支持与ECL兼容的电平。为降低功耗,AD8150也支持 PECL低电压电路,这时可工作在3.3V至最高极限的电压下;而支持ECL低电平电路时则可工作在-3.3V至最低极限的电压下。AD8150采用有独立禁止控制能力的差动电流模式输出,因而可以将并联的多个AD8150连接在一起以实现更大的转换矩阵。这样也可以减小系统的交调失真,且可大大降低在一个巨大转换矩阵中产生的功耗。采用单个外部电阻器可为全部使能输出级设定电流,因此用户可以通过改变不同的输出级和传输线特性阻抗来控制输出电平。

4.1 高速数据输入（InxxP,INxxN）

AD8150有33对差动电压模式的输入。公共模式的输入范围从正供电电压Vcc到包含标准ECL或PECL输入电平（Vcc-2V）的电压。最小的差动输入电压小于300mV,未工作的输入引脚可连接至允许输入范围的任意电压。图3为AD8150的简化输入等效电路。

为保证信号在高速时的保真度,输入传输线应尽量连接在靠近输入引脚的地方。选择输入端结构的类型应视其具体的用途以及来自于某个输出电路的数据而定。如果是由标准ECL组成的开放发射极输出形式,则要求减小电阻器的电阻。图4为三个适于这种源类型的网络。其中图4（a）为使用VTT供电的并行端点;图4（b）采用THEBVENIN等效端点;图4（c）采用差动端点。

若AD8150受其它电流输出模式和输出状态（如另一个AD8150）的驱动,则输入端点应选作与源类型一致。

4.2 高速数据输出（OUTYYP,OUTYYN）

AD8150有17对差动电流模式的输出。其输出电路如图5所示,该输出实际上是一种开集NPN电流开关,可由电阻来控制尾电流,输出范围可从正电压VCC到标准ECL或PECL输出电平（Vcc-2V）。输出可各自独立地停止,从而允许AD8150上的输出直接并联连接。此种连接的并联方式可使能输出状态的电流集总,因此应注意保证任何时候的输出阻抗均不可超出极限,为此,应在使能任何一个尚未工作的输出驱动器之前禁止已经工作的驱动器。

为保证器件的正常运行,所有输出（包括未工作的输出）端必须被拉至高电平,这可以通过将使用外部上拉网络调至输出阻抗变化范围内的一个电平来实现。若多个AD8150的输出连在一起,则每条输出总线使用一个上拉网络,该上拉网络必须保证输出电压一直处于允许范围内。建议使用上拉网络来产生PECL/ECL的100k和10k兼容输出,具体电路如图6所示。必要时可用不同的供电压来提供VCOM、RCOM和DCOM的电压。

输出电压可由下列公式计算：

VOH=VCOM

VOL=VCOM-IOUTRL

VSWING=VOH-VOL=IOUTRL

VCOM=VCC-IOUT RCOM（100k模式）

VCOM=VCC-V(DCOM)(10k模式)

若接收器的输入范围中包括正电压,则公共模式调整因子（RCOM马克VCOM）可忽略。旁路电容用来提供一个从公共结点VCOM到地的交流能路,以减小在公共模式下存在的干扰。

在AD罚150输出集总进行闻联或系统在高速工作时,建议使用输出双端点,以调节开放传输线及输出脚集总电容带来的反射冲击。一种可行的连接电路如图7所示,图中的旁路电容用于提供从端点电阻结点到地的交流短路。为保证高速下的保真度,连接输出脚至输出传输线或负载电阻部分的连线应越短越好。

采用该电路时的输出电平为：

VOH=VCOM-IOUTRL/4

VOL=VCOM-3IOUTRL/4

VSWING=VOH-VOL=IOUTRL/2

4.3 输入电流设置引脚（REF）

图8是一个简化的等效参考电路。在所有输出状态下,连接在REF和VEE之间的一个外部电阻RSET可以决定输出电流的大小。利用这一特点可以实现对拉动网络和传输线特性阻抗的选择,同时可得到约800mV的输出小摆动。在低速下,利用输出小摆动和大装载电阻可以得到极有价值的节能。其输出电流可由下式给出：

IOUT=20×1.25V/RSET

在调整电阻RSET取1kΩ的最小值时,可产生25mA最大的IOUT电流,而将RSET调至5kΩ的最大值时,可产生5mA的最小输出电流。在负载为50Ω、RSET为1.56kΩ（IOUT=16mA）或在双端点负载为75Ω、RSET为1.17kΩ（IOUT=21.3mA）时可以获得800mV的微小输出摆动。

为将分布电容减至最小以避免引入干扰信号,可将外部调整电阻安装在靠近REF脚的地方。并且不要对其旁路。