在FPGA的开发过程中如何实现在应用编程应用功能

引言

在FPGA中实现在应用编程（In ApplicaTIon Pro—gramming，IAP）有两种方法：一种是，在电路板上加外电路。例如用MCU或CPLD来接收配置数据，在被动串行（PS）模式下由外电路编程FPGA或是编程Flash器件（包括EPCS和Flash），然后控制FPGA的配置复位引脚来复位整个FPGA，最后FPGA采用主串方式进行自我配置。另一种是，通过FPGA中的Nios CPU或是专用IP来接收编程数据，并编程Flash芯片，然后通过外部简单电路将FPGA复位启动，以主动串行（AS）模式进行配置。

为了减小电路板面积，节约成本，提高可靠性，本设计采用第二种方法。本设计的要求是：硬件电路须配置为主动串行模式，即选择MSEL［1：O］为l：O；具备EPCS，或同时具备EPCS和Flash；具有与PC机通信的功能。FPGA接收更新数据，并将其存入Flash器件，然后复位Nios或FPGA 对软硬件进行更新。

1、系统的硬件设计

统主要由Cyclone FPGA、EPCS、Flash和串行通信等组成，硬件结构如图1所示。

EPCS采用Altera公司的EPCS4，容量达到4 Mb，引脚较少，成本低，支持3．3 V低电压 *** 作。Flash芯片采用AMD公司的Am29LV640MH／L，支持3．O V低电压 *** 作，具有低功耗特性，芯片容量为64 Mb，满足大容量数据的存储；并口 *** 作，与Cyclone FPGA完全兼容，而且在SOPC中有与之对应的CFI_FLASH核，便于硬件电路的设计。

2、工作原理

2．1 几个概念

FPGA配置数据：是sof文件，将sof文件编程到Flash中，上电后FPGA可以从Flash中配置。sof文件是其他配置文件的基础，其他文件均可由sof文件转换得到。

软件数据：通过NiosII IDE创建elf文件，将用户程序编程到Flash中，允许复位后从F1ash中加载软件程序，从而启动NiosII CPU。

2．2 编程文件

编程文件为Flash格式的文件，即S—reeorld（简称“SREC”）格式。SREC格式是Motorola公司制定的一种烧写格式标准。SREC 格式文件是由一组ASCII码组成，所有的十六进制数据均为大写形式，结构说明如下：

①起始代码。以S作为一个数据行的开始。

②记录类型。1个十进制数字（O～9），定义数据域的类型。

③字节数。1个字节，定义字节数之后除地址字节、校验字节之外其他字节的个数。

④地址。由4（或6、8）个字节组成，定义了第一个数据字节存储的位置。

⑤数据字节。由n个字节组成，数据字节为实际有效的编程信息。

⑥校验字节。1个字节，作校验使用，所有十六进制字节相加后取8位，为0xFF。

2．3 AS配置模式

FPGA 的配置数据存储在内部SRAM单元中。由于SRAM掉电后数据会丢失，因此每次上电时必须重新将配置数据写入SRAM中。这个过程称为“FPGA的配置”。由此可见，FPGA的配置信息是存储在FPGA内部RAM当中的。可知在主动串行模式下，FPGA将配置数据从EPGS中读取，然后存入内部RAM 中。

AS配置模式支持StraTIxII和Cyclone系列的FPGA，通过配置MSEL［1：O］为1：0，选择主动配置模式（除JTAG模式不受 MSEL控制外，其他配置方式均由MSEL决定）。AS配置模式使用串行配置器件（EPCS1／EPCS4／EPCSl6／EPCS64）。在AS配置过程中，StraTIxlI和Cy—clone系列的FPGA是主设备，串行配置器件为从设备。如图2所示，在AS配置模式下，FPGA通过DATA0接收配置数据，配置数据和DCLK是同步的。每个时钟周期传输1位配置数据。通过控制nCONFIG、nSTATUS、CONF_DONE来表示配置过程。串行配置芯片在DCLK上升沿时锁存输入信号和控制信号，在下降沿时输出配置数据。Cyclone芯片在DCLK下降沿时输出控制信号，并锁存配置数据。

3、工作流程

3．1 硬件配置的更新

如图3所示，FPGA的配置过程分为：复位、配置和初始化。

（1）复位FPGA

上电复位：在用户模式下，当nCONFIG引脚持续低电平40μs时，FPGA将进入复位状态。复位时，FP—GA采样MSEL引脚的电平值，以确定采用的配置方式；同时，nSTATUS和CONF_DONE引脚由FPGA置为低电平，所有I／0引脚为三态且FPGA内部配置寄存器被清空。

FPGA复位的2种方法：

①外加RC复位电路或者复位芯片，自动产生上电复位脉冲。

②参考芯片手册。如果芯片提供了上电复位脉冲（一般是全局复位信号），则使用它作为复位信号；若没有提供，则查找芯片是否给出了寄存单元上电默认值（一般是O），利用该特性复位或者产生复位脉冲。

（2）配置FPGA

复位后，nCONFIG被外部上拉电阻拉高，进入配置阶段。此时，nSTATUS被FPGA释放并由外部上拉电阻拉为高电平后进入配置状态。 Cyclone芯片通过将nCSO输出的信号置低来使能串行配置芯片，nCS0引脚连接配置芯片的片选段（nCS），用串行时钟（DCLK）和串行数据输出（ASDO）引脚来发送 *** 作指令，及／或将地址信号读到串行配置芯片中。接着配置芯片将数据送到串行数据输出（DATA）引脚，DATA引脚连接 Cyclone芯片的DATA0输入脚。配置数据在DCLK时钟的上升沿载入FPGA。当接收完所有的配置位后（CRC校验无误），Cyclone芯片悬空CONF_DONE引脚，该引脚由外部10 kΩ电阻拉高；同时，停止驱动DCLK信号。只有当CONF_DONE到达一定的逻辑高电平后，初始化才开始。

（3）初始化阶段

在Cyclone芯片中，初始时钟源是Cyclone芯片的lOMHz（典型的）内部晶振，或者是可供选择的CLKUSR引脚。内部晶振是默认的初始化时钟源。如果用了内部时钟，则Cyclone芯片为正确的初始化提供足够的时钟。使用内部时钟的好处在于，初始化时不需要从外部发送其他的时钟到 CLKUSR引脚，而且可以把CLKUSR引脚当作I／O引脚。

（4）用户模式

初始化结束后，FPGA进入用户模式。在用户模式下，用户I／O引脚不再有弱上拉电阻，而是执行设计中分配的功能。Cyclone芯片可以通过将 nCONFIG拉低而开始重新配置。nCONFIG低信号应该至少持续40μs。当nCONFIG被拉低时，Cyclone芯片被复位并进入复位阶段。 Cyclone芯片也会把nSTATUS和CONF_DONE拉低，所有的I／O引脚处于三态。一旦nCONFIG回到逻辑高电平，Cyclone芯片将释放nSTATUS，重新开始配置。

（5）配置时出现的错误

如果在配置时出现错误，则Cyclone芯片将nSTA—TUS信号置低来表明一个数据帧错误，CONF_DONE信号为低。如果在Quartus软件的 Device&Pin OpTIons窗口的General项中，选中Auto—restart configuration aftererror选项，则Cyclone芯片通过激活nCSO来实现复位，在复位失效时间（40μs）后释放nSTATUS，并再次尝试配置。如果该选项未被选中，则外部系统必须监视nSTA—TUS信号以防出错，然后将nCONFIG信号拉低并持续至少40μs来重新配置。

计算机与目标板上的Nios程序建立连接，通过通信接口将Flash文件传输给FPGA；Nios程序判断出传输文件的针对目标后，将编程数据存放在 EPCS或Flash中。接收到的数据首先暂存入SDRAM，而不是直接对EPCS和Flash进行 *** 作。这样做的好处是，一旦传输失败或中止，不会破坏原有EPCS和Flash中的数据。

通过sof2Flash命令来生成Flash文件时，可以通过SOPC Builder打开NioslI command shell，使用“sof2 Flash—epcs-input=《输入文件名．sof》一output=《输出文件名．Flash》”命令，生成的 Flash文件存在于工程目录下。也可以将sof文件复制到“〈quartus安装目录〉＼kits＼nios2_60＼examples”下，直接打开 NiosII command shell，使用“sof2Flash-epcs—input=《输入文件名．sof》一output=《输出文件名．Flash& gt;”，生成的Flash文件存在于“〈quartus安装目录〉＼kits＼nios2_60＼examples”下。

3．2 软件程序的更新

如前所述，软件程序既可以存放在Flash中，也可以存放在EPCS中。生成软件Flash文件的最简单的方式是，在NiosII IDE环境下对系统进行编译，生成的Flash文件存在于“《目标工程》＼software＼debug＼《软件工程》＼Debug＼obj＼”目录下。

Nios程序可以存放在Flash中，在SDRAM或On—chip RAM（以下统称“RAM”）中运行。这种情况需要有一个专门的Bootloader，该文件存在于“ quartus安装目录》＼kits＼nios2_60＼components＼altera_nios2”目录下，名称为 “boot_loader_cfi．srec”。它把存放在Flash中的各个程序段搬到程序执行时各个段真正的位置。

如图4所示，Bootloader代码位于Flash的低地址处，NiosII就被逻辑中的复位电路复位，从reset地址处开始执行代码。如果 reset地址设置在Flash中，那么复位后首先运行Flash前面的Bootloader代码，由Bootloader代码将后面的用户程序引导到指定位置。执行elf2Flash应用程序在elf文件前会插入一个引导复制（Boot—copier）程序，前提是，elf将被链接到RAM中运行。

Bootloader的工作流程如图5所示。

NiosII C程序在运行之前需要做一些初始化工作。如果程序直接从Flash中运行，则Crt0．S是最先执行的代码；如果程序不是直接从Flash中运行，则 Crt0．S是执行完Bootloader后最开始执行的代码。

运行完Bootloader后仍然要执行CrtO．s，但此时Crt0．s的流程和程序在Flash中直接运行的情况有一些区别：它没有初始化指令 Cache，也不会企图去装载别的段，这些步骤已经在Boot—loader中完成。程序映像已经包含这些段，在搬移程序映像的同时也装载了相应的段 （．rodata段，．rwdata段和．exceptions段）。程序映像中不包含．bss段和栈，所以仍然需要清．bss段，以及设置栈指针sp和全局指针gp。Bootloader没有读写存储器数据，因此没有初始化数据Cache，所以Crt0．S仍然要初始化数据Cache。如图6所示，当 Bootloader读取到L时，L=0表示前面所有的程序记录已经处理完毕，这是最后的程序记录，所以就直接跳到地址A的地方执行。显然A必须是程序的入口地址。如果L=Oxffffffff（即一1），那么就忽略A并停机，这样，即使是一个只有FPGA配置数据而没有程序的EPCS也是安全的。当一个 EPCS只有配置数据而没有程序时，sof2Flash会在配置数据的末尾增加4个字节的Oxff，使Bootloader不会有误动作。 Bootloader的工作流程与Flash中相同，如图5所示。

4、软件编程

Altera公司提供给客户两种类型的函数：SimpleFlash Access（简单的Flash访问），以及Fine—GrainedFlash Access（细粒度Flash访问）。本文使用Fine—Grained Flash Access函数，虽然比Simple Flash Access复杂一些，但可以避免通常的跨块擦除问题。因为Flash是按照块（Block）组织起来的，通常一次擦除一整个块。如果写Flash的地址与Flash块的组织结构不吻合，比如跨越了Flash块的边缘，那么可能会擦除掉其余的数据。在使用Flash的读写函数时，头文件中要包含 “sys／alt_Flash．h”和“sys／alt_Flash_dev．h”，这两个头文件提供了访问Flash器件的驱动接口。

使用之前要打开Flash。打开Flash，就像C程序打开硬盘中的数据文件一样。这里使用alt_Flash_open_dev（）打开Flash，它返回一个句柄。例如：

其中，fd是alt_Flash_open_dev（）返回的句柄；offset是相对Flash基地址的偏移量，是读 *** 作中要读出数据第一个字节的地址；length是本次 *** 作的数据长度，单位是字节。当返回值为时，表示读 *** 作成功。

其中，fd是a1t_Flash_open_dev（）返回的句柄；offset是相对Flash基地址的偏移量，是写 *** 作中要写入的数据第一个字节的地址；length是本次 *** 作的数据长度，单位是字节。当返回值为 O时，表示写 *** 作成功。

使用完后别忘记关闭该Flash，就像读写完硬盘中的数据文件后要关闭一样。其原型如下：

void alt_Flash_close_dev（alt_Flash_fd*fd）；

其中，fd是alt_Flash_open_dev（）返回的句柄。

编者注：Flash器件读写程序略。

结语

目前，在FPGA的开发过程中，每次进行程序的调试和更新时都需要将产品与计算机直连，进行在线 *** 作，这样就限制了程序调试和更新的空间范围。而基于 FPGA的在应用编程技术就是为了打破这种限制而设计的。在应用编程技术对硬件要求极低，只要满足FPGA是Cy—clone系列，具有Flash器件，具有上下位机的通信能力，无需增加太多的硬件资源，都可以实现在应用编程。如果产品具有网络功能或无线功能，那么在恶劣的工业现场和野外可以免除到现场反复拆卸、调试的麻烦。对于保密产品，该项技术可以保护知识产权，通过网络更新产品的软硬件，增加了更新过程中被破解的难度。

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