单片机硬件参数设计解析

　　随着单片机的频率和集成度、单位面积的功率及数字信号速度的不断提高，而信号的幅度却不断降低，原先设计好的、使用很稳定的单片机系统，现在可能出现莫名其妙的错误，分析原因，又找不出问题所在。另外，由于市场的需求，产品需要采用高速单片机来实现，设计人员如何快速掌握高速设计呢?

　　硬件设计包括逻辑设计和可靠性的设计。逻辑设计实现功能。硬件设计工程师可以直接通过验证功能是否实现，来判定是否满足需求。这方面的资料相当多，这里就不叙述了。硬件可靠性设计，主要表现在电气、热等关键参数上。我将这些归纳为特性阻抗、SI、PI、EMC、热设计等5个部分。

　　1 特性阻抗

　　近年来，在数字信号速度日渐增快的情况下，在印制板的布线时，还应考虑电磁波和有关方波传播的问题。这样，原来简单的导线，逐渐转变成高频与高速类的复杂传输线了。

　　在高频情况下，印制板(PCB)上传输信号的铜导线可被视为由一连串等效电阻及一并联电感所组合而成的传导线路，如图1所示。只考虑杂散分布的串联电感和并联电容的效应，会得到以下公式：

　　式中Z0即特性阻抗，单位为Ω。

　　PCB的特性阻抗Z0与PCB设计中布局和走线方式密切相关。影响PCB走线特性阻抗的因素主要有：铜线的宽度和厚度、介质的介电常数和厚度、焊盘的厚度、地线的路径、周边的走线等。

　　在PCB的特性阻抗设计中，微带线结构是最受欢迎的，因而得到最广泛的推广与应用。最常使用的微带线结构有4种：表面微带线(surface microstrip)、嵌入式微带线(embedded microstrip)、带状线(stripline)、双带线(dual-stripline)。下面只说明表面微带线结构，其它几种可参考相关资料。表面微带线模型结构如图2所示。

　　Z0的计算公式如下：

　　对于差分信号，其特性阻抗Zdiff修正公式如下：

　　公式中：

　　——PCB基材的介电常数;

　　b——PCB传输导线线宽;

　　d1——PCB传输导线线厚;

　　d2——PCB介质层厚度;

　　D——差分线对线边沿之间的线距。

　　从公式中可以看出，特性阻抗主要由、b、d1、d2决定。通过控制以上4个参数，可以得到相应的特性阻抗。

　　2 信号完整性(SI)

　　SI是指信号在电路中以正确的时序和电压作出响应的能力。如果电路中的信号能够以要求的时序、持续时间和电压幅度到达IC，则该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。从广义上讲，信号完整性问题主要表现为5个方面：延迟、反射、串扰、同步切换噪声和电磁兼容性。

　　延迟是指信号在PCB板的导线上以有限的速度传输，信号从发送端发出到达接收端，其间存在一个传输延迟。信号的延迟会对系统的时序产生影响。在高速数字系统中，传输延迟主要取决于导线的长度和导线周围介质的介电常数。

　　当PCB板上导线(高速数字系统中称为传输线)的特征阻抗与负载阻抗不匹配时，信号到达接收端后有一部分能量将沿着传输线反射回去，使信号波形发生畸变，甚至出现信号的过冲和下冲。如果信号在传输线上来回反射，就会产生振铃和环绕振荡。

　　由于PCB板上的任何两个器件或导线之间都存在互容和互感，因此，当一个器件或一根导线上的信号发生变化时，其变化会通过互容和互感影响其它器件或导线，即串扰。串扰的强度取决于器件及导线的几何尺寸和相互距离。

　　信号质量表现为几个方面。对于大家熟知的频率、周期、占空比、过冲、振铃、上升时间、下降时间等，在此就不作详细介绍了。下面主要介绍几个重要概念。

　　①高电平时间(high TIme)，指在一个正脉冲中高于Vih_min部分的时间。

　　②低电平时间(low TIme)，指在一个负脉冲中低于Vil_max部分的时间，如图3所示。

　　③建立时间(setup TIme)，指一个输入信号(input signal)在参考信号(reference signal)到达指定的转换前必须保持稳定的最短时间。

　　④保持时间(hold TIme)，是数据在参考引脚经过指定的转换后，必须稳定的最短时间，如图4所示。

　　⑤建立时间裕量(setup argin)，指所设计系统的建立时间与接收端芯片所要求的最小建立时间的差值。

　　⑥保持时间裕量(hold argin)，指所设计系统的保持时间与接收端芯片所要求的最小保持时间之间的差值。

　　⑦时钟偏移(clock skew)，指不同的接收设备接收到同一时钟驱动输出之间的时间差。

　　⑧Tco(time clock to output，时钟延迟)，是一个定义包括一切设备延迟的参数，即Tco=内部逻辑延迟 (internal logic delay) + 缓冲器延迟(buffer delay)。

　　⑨最大经历时间(Tflightmax)，即final switch delay，指在上升沿，到达高阈值电压的时间，并保持高电平之上，减去驱动所需的缓冲延迟。

　　⑩最小经历时间(Tflightmin)，即first settle delay，指在上升沿，到达低阈值电压的时间，减去驱动所需的缓冲延迟。

　　时钟抖动(clock jitter)，是由每个时钟周期之间不稳定性抖动而引起的。一般由于PLL在时钟驱动时的不稳定性引起，同时，时钟抖动引起了有效时钟周期的减小。

　　串扰(crosstalk)。邻近的两根信号线，当其中的一根信号线上的电流变化时(称为aggressor，攻击者)，由于感应电流的影响，另外一根信号线上的电流也将引起变化(称为victim，受害者)。