Cadence致力于完善EDA工具，为业界提供整套方案

　　在过去的5年里，中国的IC设计业迅速发展，加速跟进国际IC设计业步伐。我们注意到，业界早期重点关注低功耗设计解决方法，目前扩展到模拟和数字混合信号设计集成方法，同时进一步关注20nm以及小于20nm先进节点的高性能IC设计与FinFET、3D IC相关的先进技术。Cadence也持续关注中国电子产品市场的发展，致力于完善EDA工具，为业界提供从系统设计验证、芯片实现到三维封装以及PCB板级的一整套方案。今年6月，Cadence与TSMC合作生产出第一颗3D IC实验芯片。10月份Cadence与IBM合作，基于IBM 14nm并使用IBM的FinFET工艺技术设计实现了第一颗ARM Cortex-M0处理器。

　　同时，Cadence也在持续不断地巩固、开发和扩展并提供涵盖数字、模拟、混合信号的完整的设计方案，包括从电路快速仿真、加速仿真、全芯片中的数模模块建模方法等。而随着先进工艺20nm时代的到来，Cadence在以ADE为主的条件下，将继续推广“模拟设计约束”的新方法以减小设计失误;继续加强PDK的功能以提高设计效率;继续提供DFM的制造和设计工具以增加产品额度。目前，Cadence以QRC、PVS和DFM为主的若干工具已经经过产品验证并成为代工厂20nm设计的首选。

　　此外，随着越来越多SoC芯片设计的需要，更多IP模块的集成，设计者需要解决3个重要问题：一是系统化的仿真和验证方案，二是软硬件协同加速仿真和验证方案，三是这种先进的仿真和验证方案能使得设计在早期发现问题、解决问题，保障设计尽快收敛，并进入物理设计阶段。Cadence在成熟软硬件同步仿真和验证系统工具的基础上，近年来已经开发出系统开发套件（SDS），提供用于早期系统软件开发的虚拟系统开发平台（VSP）、SoC设计硬件验证平台（IVP）、软硬件系统验证平台（VCP）和软硬件系统确认平台（RPP）的完整套件。

　　尽管中国IC设计业发展较快，但有不少产品重复，欠缺原创性，从而导致更多地购买IP来进行集成。由于历史发展的原因，国内企业的大多工程师是“跳跃式”地进入了先进设计的行业和复杂的技术队伍中，在短期工程实践过程中，缺失了很多基础练习和精炼提高的机会。好在近年来更多先进工艺的发展和设计的引进，给予了工程师提高的机会和检验的平台。工程师要在与工艺相关的基础半导体和物理知识方面加强学习实践，开发20nm工艺以下的设计库和设计方法，解决GHz的时序和时钟设计问题，在从系统到芯片的设计全过程降低功耗和面积。企业需要规划要求，工程师需要专业提高，从而在设计细节和提升性能方面做得更好。