CMOS伪差分E类射频功率放大器设计

　　本文针对蓝牙系统，设计时考虑寄生电感的影响，采用TSMC 0.18μm CMOS工艺设计出了一个差分E类功率放大器，有效地抑制了寄生电感对系统性能的影响，同时给出了设计方法和设计过程。

　　CMOS工艺指互补金属氧化物(PMOS管和NMOS管)共同构成的互补型MOS集成电路制造工艺，它的特点是低功耗。由于CMOS中一对MOS组成的门电路在瞬间看，要么PMOS导通，要么NMOS导通，要么都截至，比线性的三极管(BJT)效率要高得多，因此功耗很低。

　　在计算机领域，CMOS常指保存计算机基本启动信息(如日期、时间、启动设置等)的芯片。有时人们会把CMOS和BIOS混称，其实CMOS是主板上的一块可读写的RAM芯片，是用来保存BIOS的硬件配置和用户对某些参数的设定。CMOS可由主板的电池供电，即使系统掉电，信息也不会丢失。CMOS RAM本身只是一块存储器，只有数据保存功能。而对BIOS中各项参数的设定要通过专门的程序。BIOS设置程序一般都被厂商整合在芯片中，在开机时通过特定的按键就可进入BIOS设置程序，方便地对系统进行设置。因此BIOS设置有时也被叫做CMOS设置。

　　1 理想射频E类功放工作原理及设计方程

　　晶体管E类功率放大器由单个晶体管和负载网络等组成。在激励信号作用下，晶体管工作在开关状态。当晶体管饱和导通时，漏端电压波形由晶体管决定，即由晶体管的导通电阻决定。当晶体管截至时，漏端电压波形由负载网络的瞬态响应所决定。

　　E类功率放大器要保持高效率，其负载网络的瞬态响应必须满足以下3个条件：(1)晶体管截至时，漏端电压必须延迟到晶体管"开关"断开后才开始上升。(2)晶体管导通时，漏端电压必须为零。(3)晶体管饱和导通时，漏端电压对时间的导数必须为零。

　　根据上述3点，具体分析E类功率放大器工作原理及其电路参数的计算。图l为E类功率放大器的电路原理图，其中Cd为MOS管寄生电容与片上电容的和，L1 为高频扼流圈。L0,C0为串联谐振网络，Rload为等效负载。当晶体管饱和导通时，漏端电压为零，由于负载网络的影响，电流Ld(ωt)有一个上升和下降的过程。当晶体管截至时，漏端电压则完全由负载网络所决定。图2所示为理想E类功放漏端电压和电流时域波形，由图可知所以Id(ωt)与 Vds(ωt)不同时出现，使放大器效率趋近于100%,该效率主要由负载网络参数最佳设计来实现的。

　　由文献可求得图1所示电路中各个元件的值，即

　　2 射频CMOS E类功率放大器非理想因素分析

　　分析了理想功放的设计方程，有载QL的选择，负载网络元器件的选取等，但是这些理论基础都建立在理想情况下，而在实际设计中，必须考虑非理想的因素。非理想因素有多种：

　　(1)寄生电感的影响。

　　(2)有限的Chock电感。

　　(3)NMOS开关管有限的导通电阻。

　　(4)NMOS管寄生电容Cd的非线性。

　　(5)负载网络的有限Q值。

　　(6)功率放大器阻抗匹配网络的损耗。

　　其中寄生电感对功放的设计结果影响最大，因此将着重分析寄生电感的产生及其改进措施。