FPGA芯片未来发展的趋势将会如何

（文章来源：电子工程专辑）
       赛灵思为客户提供相对灵活的domain-specific选择，与下游客户自己选择做domain-specific的ASIC芯片，是两套方案。在吴欣看来，像谷歌这样有足够业务规模，自己做芯片设计能够促成应用层面足够经济效益的，毕竟还是少数。“而且谷歌的AI技术，也不是只需要一个TPU，它也需要我们的芯片，也需要x86。”所以并不是都会由自己去做。

半导体行业协会（SIA）2017年估算，针对新一代技术节点建工厂，配套制造设备，大约需要70亿美元。在过去25年间，构建最新制程节点工厂的投入每年平均提升11%，如果加上工艺开发，则可将成本每年推升13%（2001-2014）。实际上，现如今参与最先进制程工艺制造的市场参与者已经只剩三家了。按照历年数据，理想情况下如果这几名参与者的市场份额均分，则企业复合年增长率约14%。这样一来，和13%的成本提升两相抵消，才产生了盈余。未来5nm、3nm的成本攀升还要持续。

“从 28/20nm开始，制造成本就开始上升得比较多。主要原因是多次曝光（mulTI-patterning）。以前还是用193nm的光刻技术。到了20nm，只能通过多次曝光去曝出这些比193nm自身小了很多的线条。这样一来光刻的成本就增加了。简单来说，本来是一次曝光，现在两次：原来一个机台一天可以做2000片wafer，若两次曝光就只能做1000片了。一片wafer从头到尾大概需要几十步的光刻步骤，如果里面有一半需要两次曝光，成本就增加了25%。”吴欣说。

除了人尽皆知的在3nm节点时期，FinFET转向GAA，在结构上带来的成本推升，“就光刻技术来说，整个业界花了二三十年的时间把EUV（极紫外光）做出来，今后几代光刻都会使用EUV。在3nm以后，大概EUV本身就需要mulTI-patterning，或者加上High-NA（高数值孔径）。EUV光刻机，一台机台就需要2亿美金。台积电、Intel的新工艺生产线都需要十几台这样的设备。这些都是制造成本攀升的组成部分。”

“后端（BEOL）的金属工艺，还需要有更新的技术来支持，金属电阻挑战性加强。”上面这张图来自2017年Paul Besser在NCCAVS的讲义，主要说的是铜线线宽与电阻（Rs）之间的关系。在其中的相应很窄线宽区域内，产生了较高的电阻。“这一层我们叫MD/VD，这一层的电阻大概会吃掉3%的性能。下一代缩一半，影响就扩大到6%，再下一代则增加到12%。所以技术进步的好处都会被它吃掉，我们就需要有新的技术工艺，或者新的架构来解决问题。”

上面这些说的还只是制造成本，在设计成本上。“以前工艺迭代，我们设计芯片，只需要了解65nm比90nm小多少，我们直接把90nm上的设计，拿到65nm工艺上，重新设计一下马上就能做，整个过程半年、一年就完成了。但现在，7nm和16nm有很多不一样的地方，不能把16nm的设计直接放到7nm里面去用，从架构到设计，到后面每部分工作都不一样——唯有重新优化才能做到最好的优化。”

”设计越来越复杂，设计周期变长，需要的人员变多。做设计，过去可能只需要1年，现在就需要2年；参与芯片设计的人员过去可能是1000人，现在变成2000人（或4000人/年），成本提升到4倍。这对芯片设计而言就成了很大的负担。必须要有足够多的钱和人才，才能把芯片做出来。”

“现在和过去相比，每一代增加至少30-50%的设计成本。要自己做芯片，要准备好4000人/年，做出来之后4000人还要再做下一代。有多少业务能够承受这样的设计成本？”“有多少企业能够自己做芯片？即便谷歌，TPU部门也并不是很大，远不到自己设计、维持、运营的程度，其它的芯片供应商在这方面在为谷歌提供服务，这也是因为谷歌有钱，并不是人人都能做。”“甚至不光是设计团队的问题，现在做一套7nm mask就将近上千万美元一套。”

“以前一年超过几十万颗的量，你就可以自己做ASIC，但现在不是，没有几百几千万，没有那么大的芯片需求量，最终是不划算的。采用FPGA，或自己做芯片，这个成本收益的对接点正越来越靠后。”