浅析3D CT闪存性能和可靠性分析和优化方法

现在我们盘点技术热词，似乎人工智能和区块链话题热度呈直线上升。但其实所有这些都构建在闪存的基础架构上，而闪存作为数据存储的基石，其可用性，可靠性和性能是对用户的最基本保障，因此如何从基础设施角度对闪存的可靠性，可用性以及测试方法展开研究无论是业内企业还是研究机构而言都至关重要。

2018年12月12日，中国存储与数据峰会，存储可靠性与测试技术论坛上，华中科技大学副教授吴非老师为我们带来了《3D CT闪存性能和可靠性分析和优化方法研究》的主题演讲。主要内容为3D堆叠闪存机理分析，3D CT闪存性能特性和可靠性特性分析，以及快速拟合读参考电压优化读性能方法。而站在CT队列的代表方则主要有东芝，三星，SK海力士，长江存储等。

以下为演讲实录：

现在的3D闪存有两种组织架构，FloaTIng Gate（浮栅）和Charge Trap（电荷捕获）。我今天主要分享关于Charge Trap目前的可靠性。

华中科技大学的存储研究极具历史性，我们的前辈从六十年代开始就从事硬盘到SSD到各种存储系统，海量的存储系统和云存储，到今天的各种微型存储器研究，科研队伍达到500人，甚至超过了一些中型企业的人数。

首先来看一下闪存。两年前，我们基本上切换到了3D堆叠的闪存模式，3D NAND包含两大阵营，阵营一以英特尔和美光为代表，采用的是FloaTIng Gate（浮栅）型3D堆叠闪存，阵营二以东芝、三星，SK海力士和我国的长江存储为代表，他们采用的是Charge Trap（电荷捕获）结构。

其中，两种结构的本质区别是Charge Trap的结构明显可以看到中间的存储层很薄，而FloaTIng Gate存储层特别厚，原因在于采用FloaTIng Gate的结构是一个导体，上下两层有两个绝缘体构成了氧化层，我们是将电子存在浮栅层里，而Charge Trap中间的存储层，我们成为电荷捕获效应，是一个绝缘体，我们知道一个绝缘体的好处在于其电荷存储进去就像一个网状结构，电子就被网住不容易出来，因此相对来说，Charge Trap结构的可靠性会更好一些。

Floating Gate的存储层更薄，原因还在于它是一个导体的形式，随着我们对它的写入次数增加，这个层会被磨的越来越薄，因为是导体，它就会像形成一个通路一样，电荷很容易泄露，我们的数据就没有办法在里面正常的存储，因此Floating Gate的耐久性和Charge Trap比起来，会更差。

而Charge Trap因为是绝缘体，像一个渔网一样的，电荷被网进以后，不容易跑出，因此这种结构，电荷易进不易出，耐久性就会好一些。但Charge Trap也有它的问题，它的数据保持特性（性能指标）更差，稍后我们来看一下原因。

我们知道数据是基础，存储是基石。为了满足大数据时代的需求，我们要让存储容量越大越好，再看今天我们构建的大容量存储芯片，实际上我们只做了三件事：

1.把“房子”越盖越高。采用了3D堆叠的方式。

2.“房间”里坐的人越来越多，一个单元存储多个bit。

3.把“墙”越做越薄，制程工艺越来越小，带来的问题就是串扰越来越严重。

而从系统和设备角度出发，我们要构建一个可靠的设备或存储介质，必须要清晰地理解这个介质的不可靠性究竟是如何产生的？

现在我们来看一下针对Charge Trap结构的3D闪存。我们对它从性能角度上进行了完整性测试。从测试的结果来看，性能上无外乎是读写擦三件事，从它的编程特性来看，随着P/E Cycle（Program/Erase，编程和擦除周期）的增加，其延迟是越来越小的。

原因是我们在3D闪存的编程里是一个隧穿效应，电子更容易进去了，因此它的编程延迟就更小。而从擦除特性看，它的电荷是易进不易出，Charge Trap结构，实际上氧化层很薄，在写入过程中，又会产生额外的缺陷，就是导致了负电压，我们知道，本来就加了一个很高的正电压，有负电压后正电压变小，导致电荷更不容易出来，因此它的编程延迟变得越来越大。同时我们看到，这个特性呈现出了一个很强的阶梯特性，前期只需要校验一次，后期要校验多次。