DOCEA低功耗芯片和系统设计方案

　　不久前，华兴万邦分析师看到了国内一些芯片设计公司在算法等方面极富创新，但是流片回来的系统级芯片(SoC)却因局部温度过高，或者设计不能达到预定功耗目标而花费大量的时间修改芯片布局和重新进行后端设计。这延长了产品的上市时间，因此国内厂商需要新的工具来实现架构性的功耗和热性能优化，为此华兴万邦走访了提供这种工具的新兴EDA厂商DOCEA公司。

　　DOCEA以其创新技术获得业界诸多赞誉，并对与中国厂商的合作表示出极高的兴趣。它位于被称为“法国硅谷”的Grenoble地区，ST微电子在该地区拥有雇员数达到6000人的研发中心，以及市场营销、设计和产业化的总部，因此该地区正在培育着许多新兴的欧洲半导体企业。DOCEA于2006年在风险投资的支持下于Grenoble成立，是一家专注于提供架构性功率和热管理的EDA工具供应商。

　　法国Grenoble群山之中的“法国硅谷”

　　随着便携电子产品所支持的功能和应用不断增加，电池寿命、微小空间内的散热和可靠性等因素使功率管理越发重要。同时，半导体技术在芯片设计、前道制造和后道封装方面的发展，如越来越多的系统级芯片(SoC)、系统级封装(SiP)以及芯片的3D堆叠技术等技术，对芯片的热管理提出了更高的挑战。加上各国政府通过立法在功率消耗上越来越严的规定(如能源之星)，使从芯片设计之初就开始实施系统节能成为必然。

　　而从芯片设计本身来看，早期的架构设计是决定芯片成功和上市时间的最关键因素。这条基本规律对芯片和系统的功耗和热管理同样适用。有调查显示：在诸多实现芯片功耗优化的因素中，超过70%的受访者认为芯片架构设计最为重要，其次才有20%的受访者认为逻辑综合非常关键。

　　“针对目前芯片设计中的这些在功率和热管理方面的需求和挑战，我们开发了一套从一开始就能描述和预测各种芯片设计的不同功耗和热性能的软件ACEplorer，它可以帮助设计师在早期决定最佳的芯片架构。”DOCEA联合创始人兼首席执行官Ghislain Kaiser对华兴万邦分析师说。“它是一种将可能出现的‘困扰’分离显现的解决方案，可以很方便地在芯片的功能性代码还没写成前就建立功耗和热性能ESL模型，并可在包括系统和软件设计师在内的整个设计团队之间分享。”

　　DOCEA推出的ACEplorer和ACE Power Modeler是在架构层面上实现功耗和热行为分析和建模的工具，它可以全面地实现快速安全建模、决策支持估算、早期侦测和风险分析、各种解决方案建议和探索等功能。它还能支持UPF低功耗设计流程，与各种设计环境无缝地集成，其生成的功耗数据可以产生相应的报告并被重用。

　　该EDA工具能够将芯片设计中各种相互交织在一起的功率消耗和热行为先分离出来，如芯片上各种知识产权(IP)的功耗和热行为、各种布局和布线的热性能、各种应用场景对不同单元的影响、各种软件对热性能的影响等等。比如不同应用负载给处理器单元和内存带来的功耗和发热。

　　通过将这些不同的功耗和热性能分析再综合起来，就可以生产相关的动态功耗和热行为仿真，或者提出最佳的管理和优化选项，并可以以UPF格式输出，并提供图形化的UPF指令，并生成不同实现成本上的功耗分布图供设计决策。同时，ACE Power Modeler可以从模拟、库文件和现有IP的测试值中提取ESL功率模型，并可进行新的工艺节点的探索。

　　“ACEplorer是一种非常好的决策支持工具，它可以帮助芯片和系统设计师在设计之初就实现低功耗优化、功耗和应用场景建模以及电源管理规划。”DOCEA销售与市场总监Ridha Hamza说。“它带来的好处包括从架构层面上探索最大设计空间，从而最高能够降低70%的功耗;设计师可通过快速评估模型，选择低功耗技术(硬件和软件)与性能之间的最佳平衡;在早期实现热性能收敛，避免重新设计;与您的客户在低功耗方案上进行沟通等等。”

　　ST-Ericsson采用这种ACEplorer设计了一系列用于智能手机和普通手机的平台，包括SoC、RF和功率管理芯片等多款芯片。该系列采用了45nm的CMOS工业，共使用了300多个数字和模拟IP，并引入了clock gaTIng、 power gaTIng、DVFS、多Vt库和滞留存储器等多项功率管理技术。通过使用该项技术，实现了ESL估算值与实际芯片功耗差异小于15%，ESL模型推动和加快了软件的开发，整个SoC和平台团队分享了功耗数据。