如何在高速设计中考虑PISI和EMIEMC问题？

　　电子设计的飞速进步，使得传统的电子系统可靠性面临新的挑战。一个日益突出的问题就是信号完整性和电磁干扰问题。由于电子系统的处理器频率和电子信号频率的不断提升，高速和高密会使系统的辐射加重，低压、高灵敏度会使系统的抗扰度降低。因此，电磁环境的干扰和系统内部的相互窜扰，严重地威胁着电子设备的稳定性、可靠性和安全性。

　　在电子产品设计中，PCB板的设计对解决EMI/EMC问题至关重要，而出色的仿真工具可以有效防止重复开模。为了帮助工程师解决PCB设计时遇到的EMI/EMC问题，电子工程专辑网站推出《高性能PCB的PI/SI和EMI/EMC设计》专题讨论，邀请到Ansoft公司中国区高级应用工程师李宝龙和Ansoft中国高级应用工程师毛文杰博士担任论坛嘉宾与读者互动，我们基于此专题讨论，总结了高速电路PI/SI和EMI/EMC设计中经常出现的一些问题供读者参考。

　　关于阻抗匹配问题

　　阻抗匹配是高频电路设计时需要经常考虑的问题，而在某些低频应用场合（比如电话线）也需要考虑阻抗匹配，有网友就产生了疑惑，究竟什么情况下需要考虑阻抗匹配。该问题引起了工程师朋友热烈的讨论，有网友就提出，根据C=波长×频率，只要信号频率与传输线长度之积大于光速，就应该考虑阻抗匹配。

　　李宝龙表示，对于分布参数电路的阻抗有三种解释，一个是媒质本征特性阻抗，它仅与媒质的材料参量有关，对应于平面波波阻抗；二是波阻抗，即电场与磁场的比值，它是特定一种波型的特性，TEM波，TE波，TM波有着不同的阻抗，它与传输线或波导类型，材料特性以及工作频率有关；三是特征阻抗，即是从传输线上行波电压和电流比。对于一般PCB上传输线，双绞线和同轴线，我们假设为电磁波传播方式为TEM波，电压和电流是唯一确定的，因而阻抗是一定的。在实际PCB设计中，电源平面阻抗就是上述第一种。对于信号线，低速的输入和输出端口，为了得到最大负载功率，需要端口阻抗匹配（如微波电路，功率电路等）；如果不需要负载功率，也无须做匹配（低速数字电路如此），而此时传输线电气长度比起波长来讲微不足道，可以作为等势导体，无须阻抗匹配。当信号速度提高，当互连线电气长度和波长可比时，存在波峰波谷电势差，这样传输线上就会有反射，造成瞬态电压累计变化，影响信号判决，这时候为了稳定电压，需要传输线或者源端负载端添加匹配，用来抑制反射。所以，阻抗，首先要看是哪种阻抗。匹配，是匹配谁，为了达成什么目的的匹配。

　　对于实际电路阻抗匹配的做法，有网友总结，在高频中涉及到的匹配可以从有源和无源两个方面考虑。一般采用无源器件的匹配都是从模拟信号的角度（也就是频域），就是通过集总的RLC器件或分布式的传输线结构达建匹配网络，最终实现Zin等于Zo的共轭 （这是输入匹配，有的情况下也需要输出匹配，比如放大器匹配）；对于数字信号的匹配（时域波形），也叫做“均衡”，可通过设计均衡电路来完成，以减小波形失真。

　　带DDR/DDR2器件的PCB设计

　　有多位网友都提出在设计DDR/DDR2器件时出现的EMI问题，并有网友提问对带DDR/DDR2器件的PCB有什么好的分析方法来保证信号的读写正确，有什么好的设计的步骤和分析策略。

　　有网友表示，DDR数据线用DQS来锁存，因此要保持等长。地址、控制线用时钟来锁存，因此需要和时钟保持一定的等长关系，一般等长就没有什么问题。阻抗方面，一般来说DDR需要60欧姆，DDR2需要50欧姆，走线不要打过孔，避免阻抗不连续。串扰方面，只要拉开线距，一层信号一层地，就不会出问题。也有网友表示他们模拟DDR2的结果：时钟对线长误差小于0.5mm；最大长度小于57mm；时钟线与相对地址线的长度差小于10mm。

　　李宝龙表示，无论是PCB上使用芯片还是采用DIMM条，DDR和DDRx（包括DDR2，DDR4等）相对与传统的同步SDRAM的读写，主要困难有三点：第一，时序。由于DDR采用双沿触发，和一般的时钟单沿触发的同步电路，在时序计算上有很大不同。DDR之所以双沿触发，其实是在芯片内部做了时钟的倍频，对外看起来，数据地址速率和时钟一样。为了保证能够被判决一组信号较小的相差skew，DDR对数据DQ信号使用分组同步触发DQS信号，所以DDR上要求时序同步的是DQ和DQS之间，而不是一般数据和时钟之间。另外，一般信号在测试最大和最小飞行时间Tflight时，使用的是信号沿通过测试电平Vmeas与低判决门限Vinl和和高门限Vinh之间来计算，为保证足够的setup TIme和hold TIme，控制飞行时间，对信号本身沿速度不作考虑。而DDR由于电平低，只取一个中间电平Vref做测试电平，在计算setup TIme和hold TIme时，还要考量信号变化沿速率slew rate，在计算setup time和hold time时要加上额外的slew rate的补偿。这个补偿值，在DDR专门的规范或者芯片资料中都有介绍。第二，匹配。DRR采用SSTL电平，这个特殊buffer要求外接电路提供上拉，值为30～50ohm，电平VTT为高电平一半。这个上拉会提供buffer工作的直流电流，所以电流很大。此外，为了抑制反射，还需要传输线阻抗匹配，串连电阻匹配。这样的结果就是，在DDR的数据信号上，两端各有10～22ohm的串连电阻，靠近DDR端一个上拉；地址信号上，发射端一个串连电阻，靠近DDR端一个上拉。第三，电源完整性。DDR由于电平摆幅小（如SSTL2为2.5V，SSTL1为1.8V），对参考电压稳定度要求很高，特别是Vref和VTT，提供DDR时钟的芯片内部也常常使用模拟锁相环，对参考电源要求很高；由于VTT提供大电流，要求电源阻抗足够低，电源引线电感足够小；此外，DDR同步工作的信号多，速度快，同步开关噪声比较严重，合理的电源分配和良好的去耦电路十分必要。